JP3224064B2 - 薄膜トランジスタ基板とその製造方法及び液晶表示装置の製造方法 - Google Patents
薄膜トランジスタ基板とその製造方法及び液晶表示装置の製造方法Info
- Publication number
- JP3224064B2 JP3224064B2 JP3370494A JP3370494A JP3224064B2 JP 3224064 B2 JP3224064 B2 JP 3224064B2 JP 3370494 A JP3370494 A JP 3370494A JP 3370494 A JP3370494 A JP 3370494A JP 3224064 B2 JP3224064 B2 JP 3224064B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- forming
- thin film
- film transistor
- short ring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】この発明は、液晶表示装置の薄膜
トランジスタ基板の構造と、液晶表示装置の製造方法に
関するものである。
トランジスタ基板の構造と、液晶表示装置の製造方法に
関するものである。
【０００２】
【従来の技術】図４に、実開昭６４−３８２７号公報に
示された従来の液晶表示装置の薄膜トランジスタ基板
（以下ＴＦＴ基板と記す）の平面図を示す。又図５に図
４の断面図を示す。図５ａは図４のＢＢ´断面図、図５
ｂは図５ａのＣＣ´断面図、図５ｃは図５ａのＤＤ´断
面図、図５ｄは図４のＥＥ´断面図である。図４におい
てガラス基板１上にマトリクス状に配置された画素電極
及びＴＦＴ５０と、上記ＴＦＴ５０と接続されたゲート
配線２２及び取出し端子１３ａとソース配線２１及び取
出し端子１３ｂと、取出し端子１３ａ、１３ｂの上に形
成された絶縁膜１５と、上記絶縁膜１５の上に形成され
たショートリング１４とを有し、上記ショートリング１
４とゲート或いはソース取出し端子１３ａ、１３ｂとは
図５ａ〜ｄの断面図に示されるように上記絶縁膜１５の
コンタクトホール部分に形成されたアモルファスシリコ
ン膜１６の高抵抗を介して接続されている。
示された従来の液晶表示装置の薄膜トランジスタ基板
（以下ＴＦＴ基板と記す）の平面図を示す。又図５に図
４の断面図を示す。図５ａは図４のＢＢ´断面図、図５
ｂは図５ａのＣＣ´断面図、図５ｃは図５ａのＤＤ´断
面図、図５ｄは図４のＥＥ´断面図である。図４におい
てガラス基板１上にマトリクス状に配置された画素電極
及びＴＦＴ５０と、上記ＴＦＴ５０と接続されたゲート
配線２２及び取出し端子１３ａとソース配線２１及び取
出し端子１３ｂと、取出し端子１３ａ、１３ｂの上に形
成された絶縁膜１５と、上記絶縁膜１５の上に形成され
たショートリング１４とを有し、上記ショートリング１
４とゲート或いはソース取出し端子１３ａ、１３ｂとは
図５ａ〜ｄの断面図に示されるように上記絶縁膜１５の
コンタクトホール部分に形成されたアモルファスシリコ
ン膜１６の高抵抗を介して接続されている。
【０００３】図６に液晶表示装置の組立断面図を示す。
上記ＴＦＴ基板Ａは、基板１上に画素電極及びＴＦＴ５
０が形成された後、その表面に配向膜４５が、又ガラス
基板１の背面に偏光板６０が形成されている。上記対向
電極基板Ｂの対向電極３０表面には配向膜４５が、又対
向電極の下にはカラーフィルタ３５が、又ガラス基板１
の背面に偏光板６０が形成されている。
上記ＴＦＴ基板Ａは、基板１上に画素電極及びＴＦＴ５
０が形成された後、その表面に配向膜４５が、又ガラス
基板１の背面に偏光板６０が形成されている。上記対向
電極基板Ｂの対向電極３０表面には配向膜４５が、又対
向電極の下にはカラーフィルタ３５が、又ガラス基板１
の背面に偏光板６０が形成されている。
【０００４】図６に示すように液晶表示装置は、上記Ｔ
ＦＴ基板Ａと上記対向基板Ｂとを狭い隙間Ｃを介して対
向させ、この隙間Ｃに液晶４０を注入して形成されてい
る。
ＦＴ基板Ａと上記対向基板Ｂとを狭い隙間Ｃを介して対
向させ、この隙間Ｃに液晶４０を注入して形成されてい
る。
【０００５】次にこの装置の動作についてのべる。上記
のように形成されたＴＦＴ基板は液晶表示装置組立前に
図４のゲート、ソース接続端子１３ａ、１３ｂに電圧を
印加して端子間の短絡、開放の検査が行うことが出来
る。上記端子間はアモルファスシリコン膜を通じて接続
されているがこれが数ＭΩ〜数１０ＭΩの非常に高い抵
抗なので上記の検査が可能である。
のように形成されたＴＦＴ基板は液晶表示装置組立前に
図４のゲート、ソース接続端子１３ａ、１３ｂに電圧を
印加して端子間の短絡、開放の検査が行うことが出来
る。上記端子間はアモルファスシリコン膜を通じて接続
されているがこれが数ＭΩ〜数１０ＭΩの非常に高い抵
抗なので上記の検査が可能である。
【０００６】以上の検査が終了したら液晶表示装置の組
立を行う。ＴＦＴ基板Ａのショートリング１４とゲート
ソース配線２１、２２とを短絡した状態で基板上に配向
膜を形成し、これをフェルト等でラビングして配向させ
る。次に図６に示すようにＴＦＴ基板Ａと対向電極基板
Ｂとを狭い隙間Ｃをあけて組立て、この隙間部分Ｃに液
晶４０を注入する。上記のように組立中ショートリング
１４により各配線１３ａ、１３ｂとＴＦＴ５０及び配向
電極３０間を同電位にしているため、ラビング工程等で
生ずる静電気による絶縁破壊が回避できる。
立を行う。ＴＦＴ基板Ａのショートリング１４とゲート
ソース配線２１、２２とを短絡した状態で基板上に配向
膜を形成し、これをフェルト等でラビングして配向させ
る。次に図６に示すようにＴＦＴ基板Ａと対向電極基板
Ｂとを狭い隙間Ｃをあけて組立て、この隙間部分Ｃに液
晶４０を注入する。上記のように組立中ショートリング
１４により各配線１３ａ、１３ｂとＴＦＴ５０及び配向
電極３０間を同電位にしているため、ラビング工程等で
生ずる静電気による絶縁破壊が回避できる。
【０００７】
【発明が解決しようとする課題】しかしながら従来の液
晶ディスプレイの製造方法では、以上のようにゲート配
線端子１３ａおよびソース配線端子１３ｂとショートリ
ング１４との接続において、絶縁層１５にあけられた微
少なコンタクトホールを介してアモルファスシリコン膜
１６とゲート配線端子１３ａまたはソース配線端子１３
ｂが接続され、同様に、微少なコンタクトホールを介し
て、アモルファスシリコン膜１６とショートリング１４
が接続されているため、アモルファスシリコン膜１６と
の接触が不安定であり、抵抗値が大きくバラつき、正確
な断線、短絡の検査ができず、ましてや、ＴＦＴを動作
させての精密なファンクション検査などは全く不可能で
あった。また、ショートリング１４と他の導体が多層構
造であるため、ピンホールなどによるショートのため、
検査精度が低くなるなどの問題点もあった。この発明は
上記のような問題点を解消するためになされたもので、
パネル組立前にファンクション検査によってＴＦＴ基板
の点欠陥を検査できるとともに、パネル組立工程で発生
する静電気からＴＦＴ素子を保護することによって、高
品質の液晶ディスプレイを歩留まり良く製造する方法を
提供することを目的とする。
晶ディスプレイの製造方法では、以上のようにゲート配
線端子１３ａおよびソース配線端子１３ｂとショートリ
ング１４との接続において、絶縁層１５にあけられた微
少なコンタクトホールを介してアモルファスシリコン膜
１６とゲート配線端子１３ａまたはソース配線端子１３
ｂが接続され、同様に、微少なコンタクトホールを介し
て、アモルファスシリコン膜１６とショートリング１４
が接続されているため、アモルファスシリコン膜１６と
の接触が不安定であり、抵抗値が大きくバラつき、正確
な断線、短絡の検査ができず、ましてや、ＴＦＴを動作
させての精密なファンクション検査などは全く不可能で
あった。また、ショートリング１４と他の導体が多層構
造であるため、ピンホールなどによるショートのため、
検査精度が低くなるなどの問題点もあった。この発明は
上記のような問題点を解消するためになされたもので、
パネル組立前にファンクション検査によってＴＦＴ基板
の点欠陥を検査できるとともに、パネル組立工程で発生
する静電気からＴＦＴ素子を保護することによって、高
品質の液晶ディスプレイを歩留まり良く製造する方法を
提供することを目的とする。
【０００８】
１．第１の発明はＴＦＴ基板の周囲に設けられたショー
トリングと、ゲートソース配線の外部取出し端子とを、
先端形状がくし型の電極を間隔をもって交互に配置し、
その間隔部分に半導体膜を充填して形成された接続部に
より接続された構造のＴＦＴ基板とすることによる。 ２．第２の発明は、基板上に薄膜トランジスタを形成す
る工程と、上記基板上にショートリングと上記薄膜トラ
ンジスタのゲート、ソース配線の取出し端子との間に先
端形状がくし型の電極が間隔をもって交互に配設され、
その間隔部分に半導体膜が形成された接続部を形成する
工程とを備え、接続部を所定の抵抗値が得られるよう基
板寸法を必要面積だけ大きくし、上記薄膜トランジスタ
の半導体膜形成工程と上記くし型電極の間隔部分に半導
体膜を形成する工程とを同一の工程で行うことによる。 ３．第３の発明は上記第１の発明のＴＦＴ基板を形成す
る第１の工程と、上記ＴＦＴ基板の短絡、断線及びＴＦ
Ｔの動特性を検査する第２の工程と、基板上のＴＦＴを
ショートリングで電位を固定して組み立てる第３の工程
と、上記ＴＦＴ基板上のショートリング及びくし型の接
続部を切断除去する第４の工程とを備えた液晶素子装置
の製造方法による。
トリングと、ゲートソース配線の外部取出し端子とを、
先端形状がくし型の電極を間隔をもって交互に配置し、
その間隔部分に半導体膜を充填して形成された接続部に
より接続された構造のＴＦＴ基板とすることによる。 ２．第２の発明は、基板上に薄膜トランジスタを形成す
る工程と、上記基板上にショートリングと上記薄膜トラ
ンジスタのゲート、ソース配線の取出し端子との間に先
端形状がくし型の電極が間隔をもって交互に配設され、
その間隔部分に半導体膜が形成された接続部を形成する
工程とを備え、接続部を所定の抵抗値が得られるよう基
板寸法を必要面積だけ大きくし、上記薄膜トランジスタ
の半導体膜形成工程と上記くし型電極の間隔部分に半導
体膜を形成する工程とを同一の工程で行うことによる。 ３．第３の発明は上記第１の発明のＴＦＴ基板を形成す
る第１の工程と、上記ＴＦＴ基板の短絡、断線及びＴＦ
Ｔの動特性を検査する第２の工程と、基板上のＴＦＴを
ショートリングで電位を固定して組み立てる第３の工程
と、上記ＴＦＴ基板上のショートリング及びくし型の接
続部を切断除去する第４の工程とを備えた液晶素子装置
の製造方法による。
【０００９】
【作用】第１の発明によりショートリング１４と接続端
子１３ａ、１３ｂ間をくし型の半導体膜により接続した
ので、その間の抵抗値を大幅に低く設定でき、これによ
りＴＦＴ基板上の配線間の短絡や開放の検査だけでな
く、ＴＦＴの立ち上がり立ち下がりなどの動特性の評価
が可能となった。第２の発明によりＴＦＴの半導体膜の
形成工程とくし型接続部の半導体膜の形成工程を同一工
程で行うことにより工程数を増加することなく所定の抵
抗値の接続部を形成することができる。第３の発明によ
り液晶表示装置の組立時においてショートリングとＴＦ
Ｔ及び対向電極とが同電位に保たれるので、調整時にお
ける静電破壊が防止できる。又、調整後ショートリング
及びくし型接続部が除去されるので、小型のＴＦＴ基板
が形成できる。
子１３ａ、１３ｂ間をくし型の半導体膜により接続した
ので、その間の抵抗値を大幅に低く設定でき、これによ
りＴＦＴ基板上の配線間の短絡や開放の検査だけでな
く、ＴＦＴの立ち上がり立ち下がりなどの動特性の評価
が可能となった。第２の発明によりＴＦＴの半導体膜の
形成工程とくし型接続部の半導体膜の形成工程を同一工
程で行うことにより工程数を増加することなく所定の抵
抗値の接続部を形成することができる。第３の発明によ
り液晶表示装置の組立時においてショートリングとＴＦ
Ｔ及び対向電極とが同電位に保たれるので、調整時にお
ける静電破壊が防止できる。又、調整後ショートリング
及びくし型接続部が除去されるので、小型のＴＦＴ基板
が形成できる。
【００１０】
実施例１．図１に第１の発明によるＴＦＴ基板の実施例
の平面図を示す。ガラス基板１上にマトリクス状に配置
された画素電極５１及びＴＦＴと、上記ＴＦＴに接続さ
れたゲート配線２２及びその上に絶縁膜をはさんでソー
ス配線２１とその外部取出し端子２３、２４と、上記基
板１の周辺部にＣｒ、Ａｌなどの導体膜によるショート
リング４が形成されている。上記ショートリング４と配
線の外部取出し端子２３、２４は、図２に示す図１の接
続部分の部分拡大図に示されるように先端形状がくし型
でこれが間隔をもって交互に配設され、その間隔部分が
アモルファスシリコン膜５で充填された接続部３ａ、４
ａにより接続されている。この実施例では上記間隔は１
０μｍ〜５０μｍで、アモルファスシリコン膜はイント
リンシックなアモルファスシリコン膜５が１０００オンク゛
ストローム、ｎ型アモルファスシリコン膜が５００オンク゛ストローム
形成されている。又、くし型電極の対向面の全長は約２
ｍｍ〜１０ｍｍ程度である。図１において、画素電極５
１の一部と隣接ゲート配線２２の一部は絶縁膜をはさん
で重畳しており、保持容量１２を形成している。又、Ｍ
Ｍ及びＮＮは検査、組立完了後切断される箇所を示して
いる。
の平面図を示す。ガラス基板１上にマトリクス状に配置
された画素電極５１及びＴＦＴと、上記ＴＦＴに接続さ
れたゲート配線２２及びその上に絶縁膜をはさんでソー
ス配線２１とその外部取出し端子２３、２４と、上記基
板１の周辺部にＣｒ、Ａｌなどの導体膜によるショート
リング４が形成されている。上記ショートリング４と配
線の外部取出し端子２３、２４は、図２に示す図１の接
続部分の部分拡大図に示されるように先端形状がくし型
でこれが間隔をもって交互に配設され、その間隔部分が
アモルファスシリコン膜５で充填された接続部３ａ、４
ａにより接続されている。この実施例では上記間隔は１
０μｍ〜５０μｍで、アモルファスシリコン膜はイント
リンシックなアモルファスシリコン膜５が１０００オンク゛
ストローム、ｎ型アモルファスシリコン膜が５００オンク゛ストローム
形成されている。又、くし型電極の対向面の全長は約２
ｍｍ〜１０ｍｍ程度である。図１において、画素電極５
１の一部と隣接ゲート配線２２の一部は絶縁膜をはさん
で重畳しており、保持容量１２を形成している。又、Ｍ
Ｍ及びＮＮは検査、組立完了後切断される箇所を示して
いる。
【００１１】次に実施例１のＴＦＴ基板の動作を示す。
図１の基板上の各ＴＦＴは、ゲート配線２２、ソース配
線２１を通じショートリング４とくし型のアモルファス
シリコン膜５による抵抗により接続されており、ＴＦＴ
の各端子とショートリング４とは定常的に同電位に固定
されている。又、外部取出し端子２３及び２４に電圧を
印加した時の瞬時的な動作は、電圧印加により保持容量
１２が充電され、これは電圧切断によりくし型接続部３
ａ、５、４ａの抵抗を通じ放電される。この時定数とな
るショートリング４と配線２１、２２間のくし型接続部
の抵抗値はアモルファスシリコン膜の比抵抗と、くし型
電極の対向面積とギャップ長できまり、実施例１では上
記電圧の固定及び充放電特性の観察を容易とする１０〜
１００ＫΩが形成されており、この抵抗値を実現するた
めに基板周辺部に充分な基板面積が確保されている。
図１の基板上の各ＴＦＴは、ゲート配線２２、ソース配
線２１を通じショートリング４とくし型のアモルファス
シリコン膜５による抵抗により接続されており、ＴＦＴ
の各端子とショートリング４とは定常的に同電位に固定
されている。又、外部取出し端子２３及び２４に電圧を
印加した時の瞬時的な動作は、電圧印加により保持容量
１２が充電され、これは電圧切断によりくし型接続部３
ａ、５、４ａの抵抗を通じ放電される。この時定数とな
るショートリング４と配線２１、２２間のくし型接続部
の抵抗値はアモルファスシリコン膜の比抵抗と、くし型
電極の対向面積とギャップ長できまり、実施例１では上
記電圧の固定及び充放電特性の観察を容易とする１０〜
１００ＫΩが形成されており、この抵抗値を実現するた
めに基板周辺部に充分な基板面積が確保されている。
【００１２】第１の発明のＴＦＴ基板の構造を採用する
ことにより、 １．基板上のＴＦＴ及び配線の電位が固定されるので、
調整中に発生する高電界等による静電破壊が防止でき
る。 ２．ショートリング４とゲート、ソース配線２１、２２
との接続部をくし型として抵抗値を１０〜１００ＫΩと
低くすることにより配線間の開放、短絡の検査だけでな
く、ＴＦＴの充放電等の動特性の検査が可能である。 ３．基板の広い面積を用いて接続部分を形成しているの
で、抵抗値を正確に設定でき信頼性の高いＴＦＴ特性の
評価が可能である。 等の効果が得られる。
ことにより、 １．基板上のＴＦＴ及び配線の電位が固定されるので、
調整中に発生する高電界等による静電破壊が防止でき
る。 ２．ショートリング４とゲート、ソース配線２１、２２
との接続部をくし型として抵抗値を１０〜１００ＫΩと
低くすることにより配線間の開放、短絡の検査だけでな
く、ＴＦＴの充放電等の動特性の検査が可能である。 ３．基板の広い面積を用いて接続部分を形成しているの
で、抵抗値を正確に設定でき信頼性の高いＴＦＴ特性の
評価が可能である。 等の効果が得られる。
【００１３】実施例２．図３に第２の発明による図１の
ＴＦＴ基板の製造工程を示す。図３の左部分は図１のＹ
Ｙ断面図、中央は図１のＸＸ断面図、右部分は図１のＺ
Ｚ断面図である。図３ａでガラス基板１上にスパタ法で
ＩＴＯ膜を膜厚０．１μｍ成膜し、これにフォトマスク
を施しパターニングして保持容量電極１２を形成する。
この上にＣＶＤ法によりＳｉＮ膜２を０．２μｍ成膜
し、フォトマスクを施し、隣接ゲート配線６と接続する
ためのコンタクトホールを形成する。次に図３ｂに示す
ように、この上にスパタ法によりＣｒを０．３μｍ成膜
し、フォトマスクを施してパターニングし、ゲート電極
６、ゲート配線２２、ショートリング４及びゲート配線
及びソース配線からの外部取出し端子２３、２４につな
がるくし型の接続部図２の３ａ、４ａを形成する。次に
図３ｃに示すように、この上にスパタ法でＩＴＯ膜を
０．１μｍ成膜し、パターニングして画素電極５１を形
成する。次に、図３ｄに示すように、この上に、ＣＶＤ
法によりＳｉＮ膜０．２μｍ成膜し、これをフォトマス
クを用いてパターニングして、ゲート絶縁膜１０を形成
する。次に図３に図示していないが、上記ゲート絶縁膜
１０上にスパタ法によりＣｒを成膜し、これをパターニ
ングしてソース配線を形成し、上記ゲート絶縁膜１０に
設けたコンタクトホールにより外部取出し端子図２の２
３に接続する。次に、図３ｅに示すように、この上にＣ
ＶＤ法によりイントリンシックなアモルファスシリコン
膜１６を膜厚０．１μｍ成膜し、フォトマスクを用いて
パターニングする。このときＴＦＴのゲート６真上のチ
ャネル形成部分１６と、ゲート配線外部取出し端子２４
とショートリング４との接続部分及びソース配線外部取
出し端子２３とショートリング４との接続部分のくし型
間隙部５の成膜を同時行う。次に、図３ｆに示すよう
に、ＣＶＤ法によりＳｉＮ膜を０．２μｍ成膜し、これ
をパターニングしてチャネル保護膜２５を形成する。次
に、図３ｇに示すように、ＣＶＤ法によりｎ型のアモル
ファスシリコン膜２６を０．０５μｍ成膜し、これをパ
ターニングし電極取出し用のｎ型アモルファスシリコン
膜２６と上記くし型間隙部５の上のアモルファスシリコ
ン膜２６を形成する。次に、フォトレジストマスクを用
いＲＩＥ法によりアモルファスシリコン膜１６、２６、
ＳｉＮ膜１０をエッチングして、アモルファスシリコン
膜２６の表面から画素電極５１までコンタクトホールを
形成する。次にスパタ法によりＣｒを０．１μｍ、Ａｌ
を０．３μｍ成膜し、上記Ｃｒ、Ａｌをパターニングし
てソース電極７、ドレイン電極８を形成する。
ＴＦＴ基板の製造工程を示す。図３の左部分は図１のＹ
Ｙ断面図、中央は図１のＸＸ断面図、右部分は図１のＺ
Ｚ断面図である。図３ａでガラス基板１上にスパタ法で
ＩＴＯ膜を膜厚０．１μｍ成膜し、これにフォトマスク
を施しパターニングして保持容量電極１２を形成する。
この上にＣＶＤ法によりＳｉＮ膜２を０．２μｍ成膜
し、フォトマスクを施し、隣接ゲート配線６と接続する
ためのコンタクトホールを形成する。次に図３ｂに示す
ように、この上にスパタ法によりＣｒを０．３μｍ成膜
し、フォトマスクを施してパターニングし、ゲート電極
６、ゲート配線２２、ショートリング４及びゲート配線
及びソース配線からの外部取出し端子２３、２４につな
がるくし型の接続部図２の３ａ、４ａを形成する。次に
図３ｃに示すように、この上にスパタ法でＩＴＯ膜を
０．１μｍ成膜し、パターニングして画素電極５１を形
成する。次に、図３ｄに示すように、この上に、ＣＶＤ
法によりＳｉＮ膜０．２μｍ成膜し、これをフォトマス
クを用いてパターニングして、ゲート絶縁膜１０を形成
する。次に図３に図示していないが、上記ゲート絶縁膜
１０上にスパタ法によりＣｒを成膜し、これをパターニ
ングしてソース配線を形成し、上記ゲート絶縁膜１０に
設けたコンタクトホールにより外部取出し端子図２の２
３に接続する。次に、図３ｅに示すように、この上にＣ
ＶＤ法によりイントリンシックなアモルファスシリコン
膜１６を膜厚０．１μｍ成膜し、フォトマスクを用いて
パターニングする。このときＴＦＴのゲート６真上のチ
ャネル形成部分１６と、ゲート配線外部取出し端子２４
とショートリング４との接続部分及びソース配線外部取
出し端子２３とショートリング４との接続部分のくし型
間隙部５の成膜を同時行う。次に、図３ｆに示すよう
に、ＣＶＤ法によりＳｉＮ膜を０．２μｍ成膜し、これ
をパターニングしてチャネル保護膜２５を形成する。次
に、図３ｇに示すように、ＣＶＤ法によりｎ型のアモル
ファスシリコン膜２６を０．０５μｍ成膜し、これをパ
ターニングし電極取出し用のｎ型アモルファスシリコン
膜２６と上記くし型間隙部５の上のアモルファスシリコ
ン膜２６を形成する。次に、フォトレジストマスクを用
いＲＩＥ法によりアモルファスシリコン膜１６、２６、
ＳｉＮ膜１０をエッチングして、アモルファスシリコン
膜２６の表面から画素電極５１までコンタクトホールを
形成する。次にスパタ法によりＣｒを０．１μｍ、Ａｌ
を０．３μｍ成膜し、上記Ｃｒ、Ａｌをパターニングし
てソース電極７、ドレイン電極８を形成する。
【００１４】第２の発明の製造方法による作用は以下の
通りである。ＴＦＴに用いるイントリンシックなアモル
ファスシリコン膜１６及びｎ型アモルファスシリコン膜
２６の比抵抗値がきまっているので、ＴＦＴとくし型電
極間に形成するアモルファスシリコン成膜プロセスを同
一工程にて行うため、くし型接続部の電極寸法を調整し
て所定の抵抗値を得るようにした。このように製造工程
を増加せずゲート、ソース取出し端子２３、２４とショ
ートリング４との間の抵抗値を所定の値とすることで、
ＴＦＴの動特性の検査を可能とした。
通りである。ＴＦＴに用いるイントリンシックなアモル
ファスシリコン膜１６及びｎ型アモルファスシリコン膜
２６の比抵抗値がきまっているので、ＴＦＴとくし型電
極間に形成するアモルファスシリコン成膜プロセスを同
一工程にて行うため、くし型接続部の電極寸法を調整し
て所定の抵抗値を得るようにした。このように製造工程
を増加せずゲート、ソース取出し端子２３、２４とショ
ートリング４との間の抵抗値を所定の値とすることで、
ＴＦＴの動特性の検査を可能とした。
【００１５】第２の発明の製造方法を採用することによ
り、製造工程数を増加せずに所定の抵抗値の接続部を形
成することができるという効果がある。
り、製造工程数を増加せずに所定の抵抗値の接続部を形
成することができるという効果がある。
【００１６】実施例３．第３の発明の液晶表示装置の製
造方法は、上記第１及び第２の発明のＴＦＴ基板を形成
する第１の工程と、上記ＴＦＴ基板及びＴＦＴの特性を
検査する第２の工程と、上記ＴＦＴ基板、対向電極基
板、液晶注入等の組立を行う第３の工程と、上記ショー
トリング及びくし型の接続部を切断除去する第４の工程
とを備えている。
造方法は、上記第１及び第２の発明のＴＦＴ基板を形成
する第１の工程と、上記ＴＦＴ基板及びＴＦＴの特性を
検査する第２の工程と、上記ＴＦＴ基板、対向電極基
板、液晶注入等の組立を行う第３の工程と、上記ショー
トリング及びくし型の接続部を切断除去する第４の工程
とを備えている。
【００１７】ＴＦＴ基板を形成する第１の工程は、実施
例２と全く同じであるので説明を省略する。又、図６に
示す対向電極基板Ｂの製造工程はよく知られた方法によ
り、まずガラス基板１上に顔料分散法又は染色法等によ
りカラーフィルタ３５を形成後、スパタ法によりＩＴＯ
を成膜し、パターニングして対向電極３０を形成し、そ
の上にポリイミド等による配向膜４５を形成するという
手順で行われる。
例２と全く同じであるので説明を省略する。又、図６に
示す対向電極基板Ｂの製造工程はよく知られた方法によ
り、まずガラス基板１上に顔料分散法又は染色法等によ
りカラーフィルタ３５を形成後、スパタ法によりＩＴＯ
を成膜し、パターニングして対向電極３０を形成し、そ
の上にポリイミド等による配向膜４５を形成するという
手順で行われる。
【００１８】次に第２の工程のＴＦＴ基板の検査及びＴ
ＦＴ特性を検査する。図１の外部接続端子２３、２４に
パルス電圧を印加し、保持容量１２を充電し、その放電
特性を端子２４で観察する。これを各ＴＦＴに対し走査
して行うことにより各ゲート、ソース配線２２、２１間
の短絡、開放の状態及び各ＴＦＴの動特性が得られる。
ＦＴ特性を検査する。図１の外部接続端子２３、２４に
パルス電圧を印加し、保持容量１２を充電し、その放電
特性を端子２４で観察する。これを各ＴＦＴに対し走査
して行うことにより各ゲート、ソース配線２２、２１間
の短絡、開放の状態及び各ＴＦＴの動特性が得られる。
【００１９】次に第３の工程で図７に示す液晶表示装置
の組立を行う。上記検査工程の終了したＴＦＴ基板上に
配向膜４５を形成し、これを熱処理し、これをフェルト
等によりラビングを行う。又よく知られた方法により製
造された図６Ｂに示す対向電極基板上の配向膜４５をラ
ビングする。
の組立を行う。上記検査工程の終了したＴＦＴ基板上に
配向膜４５を形成し、これを熱処理し、これをフェルト
等によりラビングを行う。又よく知られた方法により製
造された図６Ｂに示す対向電極基板上の配向膜４５をラ
ビングする。
【００２０】次に第４の工程で上記ＴＦＴ基板Ａと対向
電極基板Ｂを狭い間隔をもって組立て、その後この間隔
部分に液晶Ｃを注入し、シールする。上記工程が完了し
た後、図１に示した上記ＴＦＴ基板Ａ上のショートリン
グ４及び配線２１、２２間のくし型接続部分を図１のＭ
Ｍ及びＮＮで切断除去し、液晶表示装置の製造工程を完
了する。
電極基板Ｂを狭い間隔をもって組立て、その後この間隔
部分に液晶Ｃを注入し、シールする。上記工程が完了し
た後、図１に示した上記ＴＦＴ基板Ａ上のショートリン
グ４及び配線２１、２２間のくし型接続部分を図１のＭ
Ｍ及びＮＮで切断除去し、液晶表示装置の製造工程を完
了する。
【００２１】第３の発明の製造方法による作用は次のよ
うなものである。 （１）第２の検査工程で、図１のＴＦＴ基板の外部取出
し端子２３、２４にパルス電圧を順次印加し、その減衰
特性を観察することにより配線間の短絡、開放の状況
と、各ＴＦＴの動特性が得られる。 （２）第３工程のパネル組立工程における配向膜のラビ
ング工程で高電圧の静電気が発生しても、各ＴＦＴの端
子がショートリングに抵抗で短絡されているので電位が
固定され静電破壊が防止される。 （３）又、第４の工程で、すべてのセル組立、液晶注入
封止が行われた後、ショートリング４及びくし型接続部
を図１のＮ−Ｎ、Ｍ−Ｍで切断するので最終形態として
超小型のＴＦＴ表示装置を実現できる。
うなものである。 （１）第２の検査工程で、図１のＴＦＴ基板の外部取出
し端子２３、２４にパルス電圧を順次印加し、その減衰
特性を観察することにより配線間の短絡、開放の状況
と、各ＴＦＴの動特性が得られる。 （２）第３工程のパネル組立工程における配向膜のラビ
ング工程で高電圧の静電気が発生しても、各ＴＦＴの端
子がショートリングに抵抗で短絡されているので電位が
固定され静電破壊が防止される。 （３）又、第４の工程で、すべてのセル組立、液晶注入
封止が行われた後、ショートリング４及びくし型接続部
を図１のＮ−Ｎ、Ｍ−Ｍで切断するので最終形態として
超小型のＴＦＴ表示装置を実現できる。
【００２２】第３の発明の製造方法を採用することによ
り装置の組立時におけるＴＦＴの静電破壊が防止でき
る。又超小型ＴＦＴ基板の形成が可能である。というよ
うな効果が得られる。
り装置の組立時におけるＴＦＴの静電破壊が防止でき
る。又超小型ＴＦＴ基板の形成が可能である。というよ
うな効果が得られる。
【００２３】
【発明の効果】第１の発明により、ＴＦＴ組立前におけ
る配線間の短絡、断線の検査と、各ＴＦＴの動特性の検
査が可能となり、又装置組立工程における静電破壊の防
止ができる。第２の発明によりショートリング４と配線
取出し端子２３、２４との間の接続部分に所定の抵抗値
の抵抗を形成する工程をＴＦＴ形成工程と同一としたの
で工程の短縮と、ＴＦＴの動特性検査が可能となった。
第３の発明により装置組立時におけるＴＦＴの静電破壊
の防止が可能となった、また仕上形態としてのＴＦＴ基
板を小型化することができた。
る配線間の短絡、断線の検査と、各ＴＦＴの動特性の検
査が可能となり、又装置組立工程における静電破壊の防
止ができる。第２の発明によりショートリング４と配線
取出し端子２３、２４との間の接続部分に所定の抵抗値
の抵抗を形成する工程をＴＦＴ形成工程と同一としたの
で工程の短縮と、ＴＦＴの動特性検査が可能となった。
第３の発明により装置組立時におけるＴＦＴの静電破壊
の防止が可能となった、また仕上形態としてのＴＦＴ基
板を小型化することができた。
【図１】第１の発明のＴＦＴ基板の平面図。
【図２】図１のゲート、ソース配線とショートリングと
の接続部分の部分拡大図。
の接続部分の部分拡大図。
【図３】第２の発明の製造方法による図１のＸＸ断面、
ＹＹ断面及びＺＺ断面の製造工程図。
ＹＹ断面及びＺＺ断面の製造工程図。
【図４】従来のＴＦＴ基板の平面図。
【図５】図４のＢＢ´断面図、図５ａのＣＣ´、ＤＤ´
断面図、図４のＥＥ´断面図。
断面図、図４のＥＥ´断面図。
【図６】従来及び本願の液晶表示装置の組立断面図。
１ ガラス基板 ２ 絶縁膜 ３ａ、４ａ くし型接続部 ４ ショートリング ５ 半導体層 ６ ゲート電極 ７ ソース電極 ８ ドレイン電極 ９ 半導体層 １０ ゲート絶縁膜 １２ 保持容量 １３ａ、１３ｂ 外部接続端子 １４ ショートリング １５ 絶縁膜 １６ アモルファスシリコン層 １７ コンタクトホール ２１ ソース配線 ２２ ゲート配線 ２３、２４ 外部取出し端子 ２５ エッチングストッパ ２６ アモルファスシリコン層 ３０ 対向電極 ３５ カラーフィルタ ４０ 液晶 ４５ 配向膜 ５０ 画素電極及びＴＦＴ ５１ 画素電極 ６０ 偏光板 Ａ ＴＦＴ基板 Ｂ 対向電極基板 Ｃ 液晶層 ＮＮ、ＭＭ 切断箇所
Claims (3)
- 【請求項１】 基板と、上記基板上に形成された薄膜ト
ランジスタと、上記薄膜トランジスタと接続されたゲー
ト配線及びソース配線と、上記基板上に形成されたショ
ートリングとを有し、上記配線の外部取出し端子とショ
ートリングとが、それぞれの接続部の先端形状がくし型
でこれが間隔をもって交互に配設されその間隔部分に半
導体膜が形成された接続部により接続されていることを
特徴とする薄膜トランジスタ基板。 - 【請求項２】 絶縁基板上にゲート電極及びゲート配線
を形成する工程と、上記ゲート電極上にゲート絶縁膜を
形成する工程と、上記ゲート絶縁膜上に半導体膜を形成
する工程と、上記半導体膜上にソース、ドレイン電極を
形成する工程とからなる薄膜トランジスタの形成工程
と、上記絶縁基板上にショートリングを形成する工程
と、先端がくし型電極で形成される上記ゲート配線又は
ソース配線の接続部と上記ショートリングの接続部が、
間隔をもって交互に配設されたその間隔部分に半導体膜
を形成する工程とを備え、上記薄膜トランジスタの半導
体膜形成と上記ゲート配線及びソース配線とショートリ
ングの接続部分の半導体膜の形成を同一の工程で行うこ
とを特徴とする薄膜トランジスタ基板の製造方法。 - 【請求項３】 基板上に形成された薄膜トランジスタの
ゲート配線及びソース配線と上記基板上に形成されたシ
ョートリングとが先端形状くし型の電極が間隔をもって
交互に配設されその間隔部分に半導体膜が形成された接
続部により接続されている薄膜トランジスタ基板を形成
する工程と、対向電極基板を形成する工程と、上記薄膜
トランジスタの特性を検査する工程と、上記薄膜トラン
ジスタ基板と対向電極基板で液晶表示装置を組み立てる
工程と、上記薄膜トランジスタ基板のショートリング及
びゲート、ソース配線とショートリングとの接続部を切
断除去する工程とを備えたことを特徴とする液晶表示装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3370494A JP3224064B2 (ja) | 1994-03-03 | 1994-03-03 | 薄膜トランジスタ基板とその製造方法及び液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3370494A JP3224064B2 (ja) | 1994-03-03 | 1994-03-03 | 薄膜トランジスタ基板とその製造方法及び液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07244292A JPH07244292A (ja) | 1995-09-19 |
| JP3224064B2 true JP3224064B2 (ja) | 2001-10-29 |
Family
ID=12393814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3370494A Expired - Fee Related JP3224064B2 (ja) | 1994-03-03 | 1994-03-03 | 薄膜トランジスタ基板とその製造方法及び液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3224064B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4179483B2 (ja) | 1996-02-13 | 2008-11-12 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| JP4057127B2 (ja) | 1998-02-19 | 2008-03-05 | セイコーエプソン株式会社 | アクティブマトリックス基板及びアクティブマトリックス基板の製造方法並びに液晶装置 |
| US20040109103A1 (en) | 1998-06-30 | 2004-06-10 | Hitachi, Ltd. | Liquid crystal display device |
| JP4667846B2 (ja) * | 2004-12-10 | 2011-04-13 | 三菱電機株式会社 | 薄膜トランジスタアレイ基板の製造方法 |
| JP5084898B2 (ja) * | 2010-11-29 | 2012-11-28 | 株式会社半導体エネルギー研究所 | Ｔｆｔ基板の作製方法 |
| JP5228126B2 (ja) * | 2012-04-23 | 2013-07-03 | 株式会社半導体エネルギー研究所 | Ｔｆｔ基板の作製方法 |
| TWI611566B (zh) * | 2013-02-25 | 2018-01-11 | 半導體能源研究所股份有限公司 | 顯示裝置和電子裝置 |
-
1994
- 1994-03-03 JP JP3370494A patent/JP3224064B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07244292A (ja) | 1995-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3379896B2 (ja) | 液晶表示装置及びその検査方法 | |
| KR0145342B1 (ko) | 액정표시장치 | |
| KR100271038B1 (ko) | 전기적 특성 검사를 위한 단락 배선의 제조 방법 및 그 단락 배선을 포함하는 액티브 기판의 구조(a method for manufacturing a shorting bar probing an electrical state and a structure of an lcd comprising the shorting bar) | |
| US5650834A (en) | Active-matrix device having silicide thin film resistor disposed between an input terminal and a short-circuit ring | |
| JP2715936B2 (ja) | 薄膜トランジスタ型液晶表示装置とその製造方法 | |
| JP3258768B2 (ja) | マトリックス型表示装置 | |
| US6569725B1 (en) | Thin film transistor array and method for fabricating the same | |
| JP3270361B2 (ja) | 薄膜トランジスタアレイ及びその製造方法 | |
| JP3224064B2 (ja) | 薄膜トランジスタ基板とその製造方法及び液晶表示装置の製造方法 | |
| US6304305B1 (en) | Active matrix liquid crystal display | |
| EP0605176A1 (en) | An active matrix type liquid crystal display panel and a method for producing the same | |
| KR20040040682A (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| JPH1048664A (ja) | 液晶表示装置及びその製造方法 | |
| JP3491080B2 (ja) | 液晶表示装置のマトリクス型アレイ基板およびその製法 | |
| JPH08262485A (ja) | 液晶表示装置 | |
| JPH1195253A (ja) | マトリクスアレイ配線基板及びその製造方法 | |
| JPH0659281A (ja) | 薄膜トランジスタアレイ及びその製造方法 | |
| JPH0394223A (ja) | アクティブマトリクス表示装置の製造方法 | |
| JPH06222389A (ja) | アクティブマトリクス型液晶表示素子の製造方法 | |
| JPH11109887A (ja) | 液晶表示パネル及びその製造方法 | |
| JP2713475B2 (ja) | ２端子アクティブマトリクス基板の製造方法 | |
| JPH06313877A (ja) | 液晶表示装置 | |
| JP3878705B2 (ja) | 薄膜トランジスタ及びこれを用いた液晶表示装置 | |
| JPH05346590A (ja) | Ｔｆｔアレイ基板 | |
| JPH06186589A (ja) | アクティブマトリクス基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070824 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080824 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080824 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090824 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090824 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100824 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110824 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |