JP3211804B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3211804B2 JP3211804B2 JP03947599A JP3947599A JP3211804B2 JP 3211804 B2 JP3211804 B2 JP 3211804B2 JP 03947599 A JP03947599 A JP 03947599A JP 3947599 A JP3947599 A JP 3947599A JP 3211804 B2 JP3211804 B2 JP 3211804B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、特に、横型高耐圧の半導体装置とその製
造方法に関する。
方法に係わり、特に、横型高耐圧の半導体装置とその製
造方法に関する。
【０００２】
【従来の技術】図４に示すような、従来の高耐圧横型ト
ランジスタでは、高耐圧を実現するためのＮ- ドレイン
・ソース拡散層４中に、コンタクト用の高濃度Ｎ+ 拡散
層１４が存在する。このため、ドレイン拡散層に電圧を
印加するとＮ- 拡散層中にも空乏層が延びるので、Ｎ-
拡散層とＮ+ 拡散層はリーチスルー耐圧を確保するた
め、横方向オーバーラップマージンが必要となり、必要
耐圧に応じて横方向のオーバーラップマージンが大きく
なり、回路の集積度を向上させることが困難であった。
ランジスタでは、高耐圧を実現するためのＮ- ドレイン
・ソース拡散層４中に、コンタクト用の高濃度Ｎ+ 拡散
層１４が存在する。このため、ドレイン拡散層に電圧を
印加するとＮ- 拡散層中にも空乏層が延びるので、Ｎ-
拡散層とＮ+ 拡散層はリーチスルー耐圧を確保するた
め、横方向オーバーラップマージンが必要となり、必要
耐圧に応じて横方向のオーバーラップマージンが大きく
なり、回路の集積度を向上させることが困難であった。
【０００３】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、集積度を向上させ
た新規な横形高耐圧半導体装置の製造方法を提供するも
のである。
した従来技術の欠点を改良し、特に、集積度を向上させ
た新規な横形高耐圧半導体装置の製造方法を提供するも
のである。
【０００４】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【０００５】叉、本発明に係わる半導体装置の製造方法
の第１態様は、第１導電型の半導体基板上に形成された
フィールド酸化膜で囲まれた活性領域内にゲート酸化膜
を形成し、このゲート酸化膜上にゲート電極を形成する
第１の工程と、前記ゲート電極をマスクにして、低濃度
の第２導電型のソース拡散領域及びドレイン拡散領域を
形成する第２の工程と、前記ゲート電極の側壁にサイド
ウォールを形成する第３の工程と、全面に酸化膜を堆積
し、その後、前記ソース拡散領域又はドレイン拡散領域
上の前記酸化膜に開口部を形成する第４の工程と、全面
にノンドープ半導体を堆積し、所定の形状にパターニン
グする第５の工程と、前記ノンドープ半導体上部に高濃
度の第２導電型の拡散層を形成する第６の工程と、前面
に層間絶縁膜を堆積し、前記高濃度の第２導電型の拡散
層に接続するコンタクトプラグを前記層間絶縁膜に形成
する第７の工程と、を含むことを特徴とするものであ
り、叉、第２態様は、前記ノンドープ半導体は、エピタ
キシャル成長させて形成したことを特徴とするものであ
り、叉、第３態様は、前記ノンドープ半導体は、ポリシ
リコンであることを特徴とするものである。
の第１態様は、第１導電型の半導体基板上に形成された
フィールド酸化膜で囲まれた活性領域内にゲート酸化膜
を形成し、このゲート酸化膜上にゲート電極を形成する
第１の工程と、前記ゲート電極をマスクにして、低濃度
の第２導電型のソース拡散領域及びドレイン拡散領域を
形成する第２の工程と、前記ゲート電極の側壁にサイド
ウォールを形成する第３の工程と、全面に酸化膜を堆積
し、その後、前記ソース拡散領域又はドレイン拡散領域
上の前記酸化膜に開口部を形成する第４の工程と、全面
にノンドープ半導体を堆積し、所定の形状にパターニン
グする第５の工程と、前記ノンドープ半導体上部に高濃
度の第２導電型の拡散層を形成する第６の工程と、前面
に層間絶縁膜を堆積し、前記高濃度の第２導電型の拡散
層に接続するコンタクトプラグを前記層間絶縁膜に形成
する第７の工程と、を含むことを特徴とするものであ
り、叉、第２態様は、前記ノンドープ半導体は、エピタ
キシャル成長させて形成したことを特徴とするものであ
り、叉、第３態様は、前記ノンドープ半導体は、ポリシ
リコンであることを特徴とするものである。
【０００６】
【発明の実施の形態】本発明に係わる半導体装置は、第
１導電型の半導体基板上に形成されたフィールド酸化膜
で囲まれた活性領域に形成された低濃度の第２導電型の
ソース及びドレイン拡散領域と、前記ソース、ドレイン
拡散領域間のチャンネル領域上に設けられるゲート電極
と、前記ソース及びドレイン拡散領域とゲート電極を覆
うように全面に形成された酸化膜と、この酸化膜に開口
され、且つ、前記ソース、ドレイン拡散領域上の少なく
とも一方の領域に開口された開口部内に堆積させたノン
ドープ半導体と、このノンドープ半導体上部に形成され
た高濃度の第２導電型の拡散層と、前記酸化膜とノンド
ープ半導体を覆って全面に形成した層間絶縁膜と、前記
層間絶縁膜に形成され、且つ、前記ノンドープ半導体上
部に形成された高濃度の第２導電型の拡散層に接続する
コンタクトプラグとで構成したことを特徴とするもので
ある。
１導電型の半導体基板上に形成されたフィールド酸化膜
で囲まれた活性領域に形成された低濃度の第２導電型の
ソース及びドレイン拡散領域と、前記ソース、ドレイン
拡散領域間のチャンネル領域上に設けられるゲート電極
と、前記ソース及びドレイン拡散領域とゲート電極を覆
うように全面に形成された酸化膜と、この酸化膜に開口
され、且つ、前記ソース、ドレイン拡散領域上の少なく
とも一方の領域に開口された開口部内に堆積させたノン
ドープ半導体と、このノンドープ半導体上部に形成され
た高濃度の第２導電型の拡散層と、前記酸化膜とノンド
ープ半導体を覆って全面に形成した層間絶縁膜と、前記
層間絶縁膜に形成され、且つ、前記ノンドープ半導体上
部に形成された高濃度の第２導電型の拡散層に接続する
コンタクトプラグとで構成したことを特徴とするもので
ある。
【０００７】このように構成することで、Ｎ+ 拡散層が
ノンドープ半導体の上部にあり、Ｎ - ドレイン内空乏層
をデバイス平面に対して垂直方向に拡張しているので、
小面積で高耐圧トランジスタが形成できるものである。
ノンドープ半導体の上部にあり、Ｎ - ドレイン内空乏層
をデバイス平面に対して垂直方向に拡張しているので、
小面積で高耐圧トランジスタが形成できるものである。
【０００８】
【実施例】以下に、本発明に係わる半導体装置の製造方
法の具体例を図面を参照しながら詳細に説明する。 （第１の具体例） 図１は、本発明に係わる半導体装置とその製造方法の具
体例の構造を示す図であって、これらの図には、第１導
電型の半導体基板３上に形成されたフィールド酸化膜６
で囲まれた活性領域に形成された低濃度の第２導電型の
ソース及びドレイン拡散領域４と、前記ソース、ドレイ
ン拡散領域間のチャンネル領域１５上に設けられるゲー
ト電極７と、前記ソース及びドレイン拡散領域４とゲー
ト電極７を覆うように全面に形成された酸化膜１１と、
この酸化膜１１に開口され、且つ、前記ソース、ドレイ
ン拡散領域４上の少なくとも一方の領域に開口された開
口部１１ａ内に堆積させたノンドープ半導体１０と、こ
のノンドープ半導体１０上部に形成された高濃度の第２
導電型の拡散層９と、前記酸化膜１１とノンドープ半導
体１０を覆って全面に形成した層間絶縁膜１２と、前記
層間絶縁膜１２に形成され、且つ、前記ノンドープ半導
体１０上部に形成された高濃度の第２導電型の拡散層９
に接続するコンタクトプラグ２とで構成した半導体装置
が示されている。
法の具体例を図面を参照しながら詳細に説明する。 （第１の具体例） 図１は、本発明に係わる半導体装置とその製造方法の具
体例の構造を示す図であって、これらの図には、第１導
電型の半導体基板３上に形成されたフィールド酸化膜６
で囲まれた活性領域に形成された低濃度の第２導電型の
ソース及びドレイン拡散領域４と、前記ソース、ドレイ
ン拡散領域間のチャンネル領域１５上に設けられるゲー
ト電極７と、前記ソース及びドレイン拡散領域４とゲー
ト電極７を覆うように全面に形成された酸化膜１１と、
この酸化膜１１に開口され、且つ、前記ソース、ドレイ
ン拡散領域４上の少なくとも一方の領域に開口された開
口部１１ａ内に堆積させたノンドープ半導体１０と、こ
のノンドープ半導体１０上部に形成された高濃度の第２
導電型の拡散層９と、前記酸化膜１１とノンドープ半導
体１０を覆って全面に形成した層間絶縁膜１２と、前記
層間絶縁膜１２に形成され、且つ、前記ノンドープ半導
体１０上部に形成された高濃度の第２導電型の拡散層９
に接続するコンタクトプラグ２とで構成した半導体装置
が示されている。
【０００９】以下に、本発明を更に詳細に説明する。ま
ず、不純物量が１Ｅ１５／ｃｍ3 程度のＰ型半導体基板
３を、パターンニングした窒化膜を用い、局所酸化する
ことで、５０００Å程度のフィールド酸化膜６に囲われ
た活性領域を形成する。その後、熱酸化法によりゲート
酸化膜５を形成し、ゲート電極用ポリシリコンをＣｈｅ
ｍｉｃａｌ−Ｖａｐｏｒ−Ｄｅｐｏｓｉｔｉｏｎ法（以
下、ＣＶＤ法と略す）により、２０００Å程度全面成長
させ、パターニングしてゲート電極用ゲートポリシリ７
を活性領域を横切るように形成する。
ず、不純物量が１Ｅ１５／ｃｍ3 程度のＰ型半導体基板
３を、パターンニングした窒化膜を用い、局所酸化する
ことで、５０００Å程度のフィールド酸化膜６に囲われ
た活性領域を形成する。その後、熱酸化法によりゲート
酸化膜５を形成し、ゲート電極用ポリシリコンをＣｈｅ
ｍｉｃａｌ−Ｖａｐｏｒ−Ｄｅｐｏｓｉｔｉｏｎ法（以
下、ＣＶＤ法と略す）により、２０００Å程度全面成長
させ、パターニングしてゲート電極用ゲートポリシリ７
を活性領域を横切るように形成する。
【００１０】この形成されたフィールド酸化膜６とゲー
トポリシリ７をマスクとして、Ｎ型不純物を１Ｅ１２〜
５Ｅ１３／ｃｍ2 程度イオン注入法で注入し、活性化用
熱処理にて、Ｎ- ドレイン・ソース拡散層４をゲート電
極用ゲートポリシリ７とフィールド酸化膜６に対し、セ
ルフアラインで形成する。このゲートポリシリ７の側壁
に、酸化膜ＣＶＤ法による全面酸化膜成長と異方性エッ
チング技術により、酸化膜で形成されたサイドウォール
８を形成する。
トポリシリ７をマスクとして、Ｎ型不純物を１Ｅ１２〜
５Ｅ１３／ｃｍ2 程度イオン注入法で注入し、活性化用
熱処理にて、Ｎ- ドレイン・ソース拡散層４をゲート電
極用ゲートポリシリ７とフィールド酸化膜６に対し、セ
ルフアラインで形成する。このゲートポリシリ７の側壁
に、酸化膜ＣＶＤ法による全面酸化膜成長と異方性エッ
チング技術により、酸化膜で形成されたサイドウォール
８を形成する。
【００１１】更に、酸化膜を上記と同じ方法により２０
００Å程度全面成長させ、オフセット酸化膜１１を形成
し、Ｎ- ドレイン・ソース拡散層４接続用に拡散層上の
１部をエッチングにより開口部１１ａを形成する。その
後、ＣＶＤ法による２０００Å程度のノンドープポリシ
リ成長及びイオンエッチ法によるポリシリコンのパター
ニングにより、開口部のみにノンドープポリシリコン１
０を形成する。
００Å程度全面成長させ、オフセット酸化膜１１を形成
し、Ｎ- ドレイン・ソース拡散層４接続用に拡散層上の
１部をエッチングにより開口部１１ａを形成する。その
後、ＣＶＤ法による２０００Å程度のノンドープポリシ
リ成長及びイオンエッチ法によるポリシリコンのパター
ニングにより、開口部のみにノンドープポリシリコン１
０を形成する。
【００１２】更に、層間酸化膜１２を８０００Å程度成
長させ、ノンドープポリシリ１０上に開口し、リン又は
ヒ素イオンを５Ｅ１４〜５Ｅ１５／ｃｍ2 程度イオン注
入法によりイオン注入し、活性化熱処理によりコンタク
ト注入Ｎ+ 拡散層９を形成する。その後、この開口部を
ＣＶＤ法及びイオンエッチバック法により、タングステ
ンで充満させ、タングステンプラグ２を形成し、上部を
アルミ１にて接続し、通常のカバー工程を経て本発明の
半導体装置は完成する。
長させ、ノンドープポリシリ１０上に開口し、リン又は
ヒ素イオンを５Ｅ１４〜５Ｅ１５／ｃｍ2 程度イオン注
入法によりイオン注入し、活性化熱処理によりコンタク
ト注入Ｎ+ 拡散層９を形成する。その後、この開口部を
ＣＶＤ法及びイオンエッチバック法により、タングステ
ンで充満させ、タングステンプラグ２を形成し、上部を
アルミ１にて接続し、通常のカバー工程を経て本発明の
半導体装置は完成する。
【００１３】この構造により、ドレイン電極に電圧が印
加されると、ノンドープポリシリ中は容易に電界が延び
電圧を負担するので、ゲートポリシリの両端下部のドレ
インソース部は最低限のＮ- 領域のみで形成され、縦方
向に空乏層を延ばすことが出来る。従って、電圧を負担
する部分を縦方向に使えるため、狭面積で高耐圧のトラ
ンジスタが容易に構成することができる。
加されると、ノンドープポリシリ中は容易に電界が延び
電圧を負担するので、ゲートポリシリの両端下部のドレ
インソース部は最低限のＮ- 領域のみで形成され、縦方
向に空乏層を延ばすことが出来る。従って、電圧を負担
する部分を縦方向に使えるため、狭面積で高耐圧のトラ
ンジスタが容易に構成することができる。
【００１４】また、ノンドープポリシリの厚さで耐圧を
決定でき、Ｐｃｈトランジスタにも適用可能である。な
お、ノンドープポリシリは、Ｎ型に低濃度ドープされて
いても空乏層が十分延びることが出来ればドープされて
いてもかまわない。 （第２の具体例）次に、本発明の第２の具体例について
図２を参照して説明する。
決定でき、Ｐｃｈトランジスタにも適用可能である。な
お、ノンドープポリシリは、Ｎ型に低濃度ドープされて
いても空乏層が十分延びることが出来ればドープされて
いてもかまわない。 （第２の具体例）次に、本発明の第２の具体例について
図２を参照して説明する。
【００１５】まず、不純物量が１Ｅ１５／ｃｍ3 程度の
Ｐ型半導体基板３を、パターンニングした窒化膜を用
い、局所酸化することで、５０００Å程度のフィールド
酸化膜６に囲われた活性領域を形成する。その後、熱酸
化法によりゲート酸化膜５を形成し、ゲート電極用ゲー
トポリシリコン７をＣＶＤ法より、２０００Å程度全面
成長させ、パターニングしてゲート電極用ゲートポリシ
リ７を活性領域を横切るように形成する。
Ｐ型半導体基板３を、パターンニングした窒化膜を用
い、局所酸化することで、５０００Å程度のフィールド
酸化膜６に囲われた活性領域を形成する。その後、熱酸
化法によりゲート酸化膜５を形成し、ゲート電極用ゲー
トポリシリコン７をＣＶＤ法より、２０００Å程度全面
成長させ、パターニングしてゲート電極用ゲートポリシ
リ７を活性領域を横切るように形成する。
【００１６】この形成されたフィールド酸化膜６とゲー
トポリシリ７とをマスクとして、Ｎ型不純物を１Ｅ１２
〜５Ｅ１３／ｃｍ2 程度イオン注入法で注入し、活性化
用熱処理にて、Ｎ- ドレイン・ソース拡散層４をゲート
電極用ゲートポリシリ７とフィールド酸化膜６に対しセ
ルフアラインで形成する。このゲートポリシリ７の側壁
に、酸化膜ＣＶＤ法による全面酸化膜成長と異方性エッ
チング技術により、酸化膜で形成されたサイドウォール
８を形成する。
トポリシリ７とをマスクとして、Ｎ型不純物を１Ｅ１２
〜５Ｅ１３／ｃｍ2 程度イオン注入法で注入し、活性化
用熱処理にて、Ｎ- ドレイン・ソース拡散層４をゲート
電極用ゲートポリシリ７とフィールド酸化膜６に対しセ
ルフアラインで形成する。このゲートポリシリ７の側壁
に、酸化膜ＣＶＤ法による全面酸化膜成長と異方性エッ
チング技術により、酸化膜で形成されたサイドウォール
８を形成する。
【００１７】更に、酸化膜を上記と同じ方法により２０
００Å程度全面成長させ、オフセット酸化膜１１を形成
し、Ｎ- ドレイン・ソース拡散層４接続用として拡散層
４上の１部をエッチングにより開口部１１ａを形成す
る。その後、選択エピタキシャル法にて、この開口部１
１ａのみに内部欠陥の少ないノンドープ単結晶シリコン
層１３を４０００Å程度成長させる。
００Å程度全面成長させ、オフセット酸化膜１１を形成
し、Ｎ- ドレイン・ソース拡散層４接続用として拡散層
４上の１部をエッチングにより開口部１１ａを形成す
る。その後、選択エピタキシャル法にて、この開口部１
１ａのみに内部欠陥の少ないノンドープ単結晶シリコン
層１３を４０００Å程度成長させる。
【００１８】更に、層間酸化膜１２を８０００Å程度成
長させた後、ノンドープ単結晶シリコン層１３上の層間
酸化膜１２に開口し、リン又はヒ素イオンを５Ｅ１４〜
５Ｅ１５／ｃｍ2 程度イオン注入法によりイオン注入
し、活性化熱処理によりコンタクト注入Ｎ+ 拡散層９を
形成する。その後、この開口部をＣＶＤ法及びイオンエ
ッチバック法により、タングステンで充満させタングス
テンプラグ２を形成し、上部をアルミ１にて接続し、通
常のカバー工程を経て本発明の半導体装置が完成する。
長させた後、ノンドープ単結晶シリコン層１３上の層間
酸化膜１２に開口し、リン又はヒ素イオンを５Ｅ１４〜
５Ｅ１５／ｃｍ2 程度イオン注入法によりイオン注入
し、活性化熱処理によりコンタクト注入Ｎ+ 拡散層９を
形成する。その後、この開口部をＣＶＤ法及びイオンエ
ッチバック法により、タングステンで充満させタングス
テンプラグ２を形成し、上部をアルミ１にて接続し、通
常のカバー工程を経て本発明の半導体装置が完成する。
【００１９】（第３の具体例）次に、本発明の第３の具
体例について図３を参照して説明する。まず、不純物量
が１Ｅ１５／ｃｍ3 程度のＰ型半導体基板３を、パター
ンニングした窒化膜を用い、局所酸化することで、５０
００Å程度のフィールド酸化膜６に囲われた活性領域を
形成する。
体例について図３を参照して説明する。まず、不純物量
が１Ｅ１５／ｃｍ3 程度のＰ型半導体基板３を、パター
ンニングした窒化膜を用い、局所酸化することで、５０
００Å程度のフィールド酸化膜６に囲われた活性領域を
形成する。
【００２０】その後、熱酸化法によりゲート酸化膜５を
形成し、ゲート電極用ポリシリコンをＣＶＤ法により、
２０００Å程度全面成長させ、パターニングしてゲート
電極用ゲートポリシリ７を活性領域を横切るように形成
する。この形成されたフィールド酸化膜６とゲートポリ
シリ７とをマスクとして、Ｎ型不純物を１Ｅ１２〜５Ｅ
１３／ｃｍ2 程度イオン注入法で注入し、活性化用熱処
理にて、Ｎ- ドレイン・ソース拡散層４をゲート電極用
ゲートポリシリ７とフィールド酸化膜６に対し、セルフ
アラインで形成する。
形成し、ゲート電極用ポリシリコンをＣＶＤ法により、
２０００Å程度全面成長させ、パターニングしてゲート
電極用ゲートポリシリ７を活性領域を横切るように形成
する。この形成されたフィールド酸化膜６とゲートポリ
シリ７とをマスクとして、Ｎ型不純物を１Ｅ１２〜５Ｅ
１３／ｃｍ2 程度イオン注入法で注入し、活性化用熱処
理にて、Ｎ- ドレイン・ソース拡散層４をゲート電極用
ゲートポリシリ７とフィールド酸化膜６に対し、セルフ
アラインで形成する。
【００２１】このゲートポリシリ７の側壁にＣＶＤ法に
よる全面酸化膜成長と異方性エッチング技術により、酸
化膜で形成されたサイドウォール８を形成する。この
後、ドレイン側拡散層上のみフォトリソグラフィー技術
によりレジストマスクを形成し、イオン注入法にてヒ素
を５Ｅ１４〜５Ｅ１５／ｃｍ2 程度イオン注入してＮ+
拡散層１４をソース部のみに形成する。
よる全面酸化膜成長と異方性エッチング技術により、酸
化膜で形成されたサイドウォール８を形成する。この
後、ドレイン側拡散層上のみフォトリソグラフィー技術
によりレジストマスクを形成し、イオン注入法にてヒ素
を５Ｅ１４〜５Ｅ１５／ｃｍ2 程度イオン注入してＮ+
拡散層１４をソース部のみに形成する。
【００２２】更に、酸化膜を上記と同じ方法により２０
００Å程度全面成長させ、オフセット酸化膜１１を形成
し、Ｎ- ドレイン・ソース拡散層１４接続用に拡散層上
ドレイン部のみエッチングにより開口する。その後、Ｃ
ＶＤ法による２０００Å程度のノンドープポリシリ成長
及びイオンエッチ法によるポリシリのパターニングによ
り、ドレイン上の開口部１１ａのみにノンドープポリシ
リ１０を形成する。
００Å程度全面成長させ、オフセット酸化膜１１を形成
し、Ｎ- ドレイン・ソース拡散層１４接続用に拡散層上
ドレイン部のみエッチングにより開口する。その後、Ｃ
ＶＤ法による２０００Å程度のノンドープポリシリ成長
及びイオンエッチ法によるポリシリのパターニングによ
り、ドレイン上の開口部１１ａのみにノンドープポリシ
リ１０を形成する。
【００２３】層間酸化膜１２を８０００Å程度成長さ
せ、ノンドープポリシリ１０上に開口部を形成し、リン
又はヒ素イオンを５Ｅ１４〜５Ｅ１５／ｃｍ2 程度イオ
ン注入法によりイオン注入し、活性化熱処理によりコン
タクト注入Ｎ+ 拡散層９を形成する。その後、この開口
部をＣＶＤ法及びイオンエッチバック法により、タング
ステンで充満させタングステンプラグ２を形成し、上部
をアルミ１にて接続し、通常のカバー工程を経てドレイ
ン部のみが高耐圧の半導体装置が完成する。
せ、ノンドープポリシリ１０上に開口部を形成し、リン
又はヒ素イオンを５Ｅ１４〜５Ｅ１５／ｃｍ2 程度イオ
ン注入法によりイオン注入し、活性化熱処理によりコン
タクト注入Ｎ+ 拡散層９を形成する。その後、この開口
部をＣＶＤ法及びイオンエッチバック法により、タング
ステンで充満させタングステンプラグ２を形成し、上部
をアルミ１にて接続し、通常のカバー工程を経てドレイ
ン部のみが高耐圧の半導体装置が完成する。
【００２４】このように、本発明に係わる半導体装置の
製造方法は、第１導電型の半導体基板３上に形成された
フィールド酸化膜６で囲まれた活性領域内にゲート酸化
膜５を形成し、このゲート酸化膜５上にゲート電極７を
形成する第１の工程と、前記ゲート電極７をマスクにし
て、低濃度の第２導電型のソース拡散領域及びドレイン
拡散領域４を形成する第２の工程と、前記ゲート電極７
の側壁にサイドウォール８を形成する第３の工程と、全
面に酸化膜１１を堆積し、その後、前記ソース拡散領域
又はドレイン拡散領域４上の前記酸化膜１１に開口部１
１ａを形成する第４の工程と、全面にノンドープ半導体
１０（１３）を堆積し、所定の形状にパターニングする
第５の工程と、前記ノンドープ半導体１０（１３）上部
に高濃度の第２導電型の拡散層９を形成する第６の工程
と、前面に層間絶縁膜１２を堆積し、前記高濃度の第２
導電型の拡散層９に接続するコンタクトプラグ２を前記
層間絶縁膜１２に形成する第７の工程と、を含むことを
特徴とするものである。
製造方法は、第１導電型の半導体基板３上に形成された
フィールド酸化膜６で囲まれた活性領域内にゲート酸化
膜５を形成し、このゲート酸化膜５上にゲート電極７を
形成する第１の工程と、前記ゲート電極７をマスクにし
て、低濃度の第２導電型のソース拡散領域及びドレイン
拡散領域４を形成する第２の工程と、前記ゲート電極７
の側壁にサイドウォール８を形成する第３の工程と、全
面に酸化膜１１を堆積し、その後、前記ソース拡散領域
又はドレイン拡散領域４上の前記酸化膜１１に開口部１
１ａを形成する第４の工程と、全面にノンドープ半導体
１０（１３）を堆積し、所定の形状にパターニングする
第５の工程と、前記ノンドープ半導体１０（１３）上部
に高濃度の第２導電型の拡散層９を形成する第６の工程
と、前面に層間絶縁膜１２を堆積し、前記高濃度の第２
導電型の拡散層９に接続するコンタクトプラグ２を前記
層間絶縁膜１２に形成する第７の工程と、を含むことを
特徴とするものである。
【００２５】
【発明の効果】本発明に係わる半導体装置の製造方法
は、上述のように構成したので、従来、Ｎ- 拡散層中に
形成されるコンタクト用Ｎ+ 拡散層をＮ- 層中から分離
し、間をノンドープポリシリ又はノンドープエピタキシ
ャル成長単結晶シリコンで接続し、Ｎ- 層の上部に配置
することで、従来横方向に必要であった距離が垂直方向
に変更できるため、素子寸法が小さくなり、回路の集積
度を向上させることが出来る。
は、上述のように構成したので、従来、Ｎ- 拡散層中に
形成されるコンタクト用Ｎ+ 拡散層をＮ- 層中から分離
し、間をノンドープポリシリ又はノンドープエピタキシ
ャル成長単結晶シリコンで接続し、Ｎ- 層の上部に配置
することで、従来横方向に必要であった距離が垂直方向
に変更できるため、素子寸法が小さくなり、回路の集積
度を向上させることが出来る。
【００２６】また、従来をＮ- 拡散層を深くしなければ
Ｎ- 底部の耐圧低下を防げず、また、Ｎ- 拡散層が高抵
抗のため、耐電流及びパンチスルーに対し不利であった
が、本発明の構造ではノンドープ層が電界を緩和してく
れるため、Ｎ- 層は比較的高濃度で浅い構造でも可能と
なった。
Ｎ- 底部の耐圧低下を防げず、また、Ｎ- 拡散層が高抵
抗のため、耐電流及びパンチスルーに対し不利であった
が、本発明の構造ではノンドープ層が電界を緩和してく
れるため、Ｎ- 層は比較的高濃度で浅い構造でも可能と
なった。
【図１】本発明に係わる半導体装置の第１の具体例のを
示す断面図である。
示す断面図である。
【図２】本発明に係わる半導体装置の第２の具体例のを
示す断面図である。
示す断面図である。
【図３】本発明に係わる半導体装置の第３の具体例のを
示す断面図である。
示す断面図である。
【図４】従来の半導体装置の断面図である。
１ アルミ ２ コンタクトプラグ ３ Ｐ型基板 ４ Ｎ- ドレイン・ソース拡散層 ５ ゲート酸化膜 ６ フィールド酸化膜 ７ ゲートポリシリコン ８ サイドウォール ９ コンタクト注入Ｎ+ 拡散層 １０ ノンドープポリシリコン １１ オフセット酸化膜 １１ａ 開口部 １２ 層間絶縁膜 １３ ノンドープ単結晶シリコン １５ チャンネル領域
Claims (3)
- 【請求項１】 第１導電型の半導体基板上に形成された
フィールド酸化膜で囲まれた活性領域内にゲート酸化膜
を形成し、このゲート酸化膜上にゲート電極を形成する
第１の工程と、 前記ゲート電極をマスクにして、低濃度の第２導電型の
ソース拡散領域及びドレイン拡散領域を形成する第２の
工程と、 前記ゲート電極の側壁にサイドウォールを形成する第３
の工程と、 全面に酸化膜を堆積し、その後、前記ソース拡散領域又
はドレイン拡散領域上の前記酸化膜に開口部を形成する
第４の工程と、 全面にノンドープ半導体を堆積し、所定の形状にパター
ニングする第５の工程と、 前記ノンドープ半導体上部に高濃度の第２導電型の拡散
層を形成する第６の工程と、 前面に層間絶縁膜を堆積し、前記高濃度の第２導電型の
拡散層に接続するコンタクトプラグを前記層間絶縁膜に
形成する第７の工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ノンドープ半導体は、エピタキシャ
ル成長させて形成したことを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】 前記ノンドープ半導体は、ポリシリコン
であることを特徴とする請求項１又は２記載の半導体装
置の製造方法。
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| JP03947599A JP3211804B2 (ja) | 1999-02-18 | 1999-02-18 | 半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03947599A JP3211804B2 (ja) | 1999-02-18 | 1999-02-18 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000243950A JP2000243950A (ja) | 2000-09-08 |
| JP3211804B2 true JP3211804B2 (ja) | 2001-09-25 |
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| JP (1) | JP3211804B2 (ja) |
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|---|---|---|---|---|
| JP5028272B2 (ja) * | 2005-11-29 | 2012-09-19 | シャープ株式会社 | 半導体装置及びその製造方法 |
-
1999
- 1999-02-18 JP JP03947599A patent/JP3211804B2/ja not_active Expired - Fee Related
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| JP2000243950A (ja) | 2000-09-08 |
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