JP3208301B2 - 遅延回路 - Google Patents
遅延回路Info
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- JP3208301B2 JP3208301B2 JP28179095A JP28179095A JP3208301B2 JP 3208301 B2 JP3208301 B2 JP 3208301B2 JP 28179095 A JP28179095 A JP 28179095A JP 28179095 A JP28179095 A JP 28179095A JP 3208301 B2 JP3208301 B2 JP 3208301B2
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Description
【０００１】
【発明の属する技術分野】この発明は、ＩＣ内蔵化に適
し複数段に縦続接続を可能とした遅延回路に関する。
し複数段に縦続接続を可能とした遅延回路に関する。
【０００２】
【従来の技術】遅延回路をＩＣ内蔵化する場合、複数段
に縦続接続し遅延特性を得る場合が多い。この種の遅延
回路として従来より、図６に示した、演算増幅器６１、
抵抗Ｒ１〜Ｒ４、コンデンサＣ１，Ｃ２からなるデリヤ
ニス型のものがよく知られている。図６において、抵抗
Ｒ１〜Ｒ４の値をＲ１〜Ｒ４、コンデンサＣ１，Ｃ２の
値をそれぞれＣ１，Ｃ２とした場合、図６に示す回路の
伝達関数は次式で表わすことができる。
に縦続接続し遅延特性を得る場合が多い。この種の遅延
回路として従来より、図６に示した、演算増幅器６１、
抵抗Ｒ１〜Ｒ４、コンデンサＣ１，Ｃ２からなるデリヤ
ニス型のものがよく知られている。図６において、抵抗
Ｒ１〜Ｒ４の値をＲ１〜Ｒ４、コンデンサＣ１，Ｃ２の
値をそれぞれＣ１，Ｃ２とした場合、図６に示す回路の
伝達関数は次式で表わすことができる。
【０００３】
【数１】 ただし、ｓはラプラス演算子、Ｋ１はＲ３／（Ｒ３＋Ｒ
４）である。
４）である。
【０００４】一般的に、遅延特性をもつ２次の伝達関数
は、
は、
【数２】 で与えられる。ただし、Ｑはフィルタの鋭さを示す数
値、ωは角周波数である。
値、ωは角周波数である。
【数３】 ここで、Ｒ１＝ＡＲ２，Ｃ１＝ＢＣ２とすると、
【数４】
【数５】 （１）式よりＫ１は、以下のように求まる。
【０００５】
【数６】 （５），（６）式よりＫ１とＱの関係について求める。
（５）式をＡについて解く。
（５）式をＡについて解く。
【０００６】
【数７】 これを（４）式に代入する。
【０００７】
【数８】 （８）式でＢの値を定数と考えれば、Ｑを低くすると、
Ｋ１の値が大きくなることがわかる。Ｋ１の値が大きく
なれば、（１）式の第１項で出力信号の振幅を決定して
いる（１−Ｋ１）の値が小さくなり結果出力信号振幅が
減衰する。
Ｋ１の値が大きくなることがわかる。Ｋ１の値が大きく
なれば、（１）式の第１項で出力信号の振幅を決定して
いる（１−Ｋ１）の値が小さくなり結果出力信号振幅が
減衰する。
【０００８】以上のことから、従来デリヤニス型の遅延
回路は、Ｑに比例して出力信号が減衰してしまうため外
乱に弱くなる。出力に出力信号振幅を補償する増幅器が
必要となってくる。
回路は、Ｑに比例して出力信号が減衰してしまうため外
乱に弱くなる。出力に出力信号振幅を補償する増幅器が
必要となってくる。
【０００９】図７の遅延回路をＩＣ内蔵化する場合、複
数段縦続接続するのが一般的である。従来型デリヤニス
遅延回路を複数段縦続接続をした場合、原信号が段を重
ねる毎に減衰してしまうのは明らかである。一方、縦続
接続した遅延回路に与えられる外乱は、各段にほぼ等し
く影響すると考えられるので、各段毎に振幅補償増幅器
７１を挿入するのが望ましい。しかし、この振幅補償増
幅器１１は交流成分と直流成分の両情報を伝送しなけれ
ばならないため、回路規模が大きくなる。
数段縦続接続するのが一般的である。従来型デリヤニス
遅延回路を複数段縦続接続をした場合、原信号が段を重
ねる毎に減衰してしまうのは明らかである。一方、縦続
接続した遅延回路に与えられる外乱は、各段にほぼ等し
く影響すると考えられるので、各段毎に振幅補償増幅器
７１を挿入するのが望ましい。しかし、この振幅補償増
幅器１１は交流成分と直流成分の両情報を伝送しなけれ
ばならないため、回路規模が大きくなる。
【００１０】
【発明が解決しようとする課題】上記した従来の遅延回
路では、従来型のデリヤニス遅延回路を複数段縦続接続
をした場合、段を重ねる毎に原信号が減衰するため各段
毎に振幅補償増幅器を挿入するのが望ましいが、振幅補
償増幅器は交流成分と直流成分の両情報を伝送しなけれ
ばならないため回路規模が大きくなる問題があった。
路では、従来型のデリヤニス遅延回路を複数段縦続接続
をした場合、段を重ねる毎に原信号が減衰するため各段
毎に振幅補償増幅器を挿入するのが望ましいが、振幅補
償増幅器は交流成分と直流成分の両情報を伝送しなけれ
ばならないため回路規模が大きくなる問題があった。
【００１１】この発明は、増幅器の出力信号を減衰させ
ることなく素子数を減少できるＩＣ内蔵化に適した遅延
回路を提供するものである。
ることなく素子数を減少できるＩＣ内蔵化に適した遅延
回路を提供するものである。
【００１２】
【課題を解決するための手段】上記した課題を解決する
ためにこの発明の遅延回路は、信号入力端子と、前記信
号入力端子と負入力端子の間に、増幅器と第１のコンデ
ンサと第１の抵抗を直列接続し、前記入力端子と正入力
端子の間を直列接続してなる演算増幅器と、前記演算増
幅器の出力に接続した信号出力端子と、前記信号出力端
子と前記第１のコンデンサおよび第１の抵抗の接続点に
接続した第２の抵抗と、前記信号出力端子と前記演算増
幅器の負入力端子に接続した第２のコンデンサとからな
ることを特徴とする。
ためにこの発明の遅延回路は、信号入力端子と、前記信
号入力端子と負入力端子の間に、増幅器と第１のコンデ
ンサと第１の抵抗を直列接続し、前記入力端子と正入力
端子の間を直列接続してなる演算増幅器と、前記演算増
幅器の出力に接続した信号出力端子と、前記信号出力端
子と前記第１のコンデンサおよび第１の抵抗の接続点に
接続した第２の抵抗と、前記信号出力端子と前記演算増
幅器の負入力端子に接続した第２のコンデンサとからな
ることを特徴とする。
【００１３】また、信号入力端子と、前記信号入力端子
と負入力端子の間に、増幅器と第１の抵抗と第１のコン
デンサを直列接続し、前記入力端子と正入力端子の間を
直列接続してなる演算増幅器と、前記演算増幅器の出力
に接続した信号出力端子と、前記信号出力端子と前記第
１の抵抗および第１のコンデンサの接続点に接続した第
２のコンデンサと、前記信号出力端子と前記演算増幅器
の負入力端子に接続した第２の抵抗とからなることを特
徴とする。
と負入力端子の間に、増幅器と第１の抵抗と第１のコン
デンサを直列接続し、前記入力端子と正入力端子の間を
直列接続してなる演算増幅器と、前記演算増幅器の出力
に接続した信号出力端子と、前記信号出力端子と前記第
１の抵抗および第１のコンデンサの接続点に接続した第
２のコンデンサと、前記信号出力端子と前記演算増幅器
の負入力端子に接続した第２の抵抗とからなることを特
徴とする。
【００１４】このような構成とすることにより、演算増
幅器の出力信号の振幅を減衰することなく入力信号の振
幅を取り出すことができるので、外乱に強いばかりか、
演算増幅器は交流成分のみを伝送すればよいため、回路
規模を小さくすることができる。
幅器の出力信号の振幅を減衰することなく入力信号の振
幅を取り出すことができるので、外乱に強いばかりか、
演算増幅器は交流成分のみを伝送すればよいため、回路
規模を小さくすることができる。
【００１５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の第１の実施の形態を説明するための回路図構成
図である。この実施の形態は、入力の入力される入力端
子１は、増幅度Ｋ２の増幅器２、コンデンサＣ１、抵抗
Ｒ２を介して演算増幅器６１の負入力端子に接続すると
ともに、正入力端子に直接接続する。演算増幅器６１の
出力は出力端子３に接続する。コンデンサＣ１と抵抗Ｒ
２の接続点は、抵抗Ｒ１を介して演算増幅器６１の出力
に接続する。演算増幅器６１の負入力端子と演算増幅器
６１の出力には、コンデンサＣ２を接続する。
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の第１の実施の形態を説明するための回路図構成
図である。この実施の形態は、入力の入力される入力端
子１は、増幅度Ｋ２の増幅器２、コンデンサＣ１、抵抗
Ｒ２を介して演算増幅器６１の負入力端子に接続すると
ともに、正入力端子に直接接続する。演算増幅器６１の
出力は出力端子３に接続する。コンデンサＣ１と抵抗Ｒ
２の接続点は、抵抗Ｒ１を介して演算増幅器６１の出力
に接続する。演算増幅器６１の負入力端子と演算増幅器
６１の出力には、コンデンサＣ２を接続する。
【００１６】すなわち、図１は、図６に示すデニアニス
型遅延回路の構成より、入力端子１と正入力端子を直接
接続した部分と入力端子１とコンデンサＣ１との間に増
幅度Ｋ２の増幅器２を介挿接続した部分を変更したもの
である。
型遅延回路の構成より、入力端子１と正入力端子を直接
接続した部分と入力端子１とコンデンサＣ１との間に増
幅度Ｋ２の増幅器２を介挿接続した部分を変更したもの
である。
【００１７】次に、図１の回路構成における伝達関数を
求める。
求める。
【００１８】
【数９】 ただし、（Ｋ２−１）Ｃ１Ｒ１＝２Ｃ１（Ｒ１＋Ｒ２）
であり、かつ、Ｋ２＞１である。
であり、かつ、Ｋ２＞１である。
【００１９】以下に、（２）式を用い、（９）式が遅延
特性をもつ伝達関数になる条件を求める。
特性をもつ伝達関数になる条件を求める。
【００２０】
【数１０】 ここで、Ｒ２＝ＡＲ１、Ｃ２＝ＢＣ１とすると、
【数１１】
【数１２】 となる。（１２）式を２次関数に展開する。
【００２１】
【数１３】 （１３）式よりＡを求めると、
【数１４】 となりＢを求めると、
【数１５】 ただし、０＜Ａ≦１／４Ｑ2 である。
【００２２】上記（１５）式の条件を満たすように、
Ａ、Ｂを決めることで遅延特性が得られる。また、
（９）式の伝達関数からもわかるように入出力間での信
号の減衰が無く入力信号振幅と１：１で出力信号振幅を
得ることができる。図１の回路形式からもわかるよう
に、増幅器Ａ１から出力への経路は、コンデンサＣ１、
Ｃ２によって直流成分が伝送されないようになってお
り、出力の直流成分は入力信号の直流成分で決定され
る。また、増幅器Ａ１は交流成分のみ増幅して伝送すれ
ばよいので、従来例のように、直流成分の補正をしなく
てよいので簡単な回路構成で実現できる。このためＩＣ
内蔵化に際して複数段を縦続接続することに適してい
る。
Ａ、Ｂを決めることで遅延特性が得られる。また、
（９）式の伝達関数からもわかるように入出力間での信
号の減衰が無く入力信号振幅と１：１で出力信号振幅を
得ることができる。図１の回路形式からもわかるよう
に、増幅器Ａ１から出力への経路は、コンデンサＣ１、
Ｃ２によって直流成分が伝送されないようになってお
り、出力の直流成分は入力信号の直流成分で決定され
る。また、増幅器Ａ１は交流成分のみ増幅して伝送すれ
ばよいので、従来例のように、直流成分の補正をしなく
てよいので簡単な回路構成で実現できる。このためＩＣ
内蔵化に際して複数段を縦続接続することに適してい
る。
【００２３】図２の回路図を用いて、この発明の第２の
実施の形態について説明する。この実施の形態は、図１
のコンデンサＣ１及び抵抗Ｒ１と抵抗Ｒ２及びコンデン
サＣ２を入れ替えて構成したものである。この回路の伝
達関数は、第１の実施の形態の伝達関数Ｔ（ｓ）と同じ
ように求めると、
実施の形態について説明する。この実施の形態は、図１
のコンデンサＣ１及び抵抗Ｒ１と抵抗Ｒ２及びコンデン
サＣ２を入れ替えて構成したものである。この回路の伝
達関数は、第１の実施の形態の伝達関数Ｔ（ｓ）と同じ
ように求めると、
【数１６】 ただし、（Ｋ２−１）Ｃ２Ｒ２＝２Ｒ２（Ｃ１＋Ｃ２）
であり、かつ、Ｋ２＞１である。
であり、かつ、Ｋ２＞１である。
【００２４】以下に、前記（２）式より（１６）式が遅
延特性をもつ伝達関数になる条件を求める。
延特性をもつ伝達関数になる条件を求める。
【００２５】
【数１７】 Ｒ１＝ＡＲ２、Ｃ１＝ＢＣ２とすると、
【数１８】
【数１９】 となる。
【００２６】図３，図４は第２の実施の形態において、
Ｑ＝０．６，ω＝８４Ｍ（ｒａｄ／ｓｅｃ），Ｃ１＝１
ＰＦ，Ｃ２＝５ＰＦ，Ｒ１＝３．３ＫΩ，Ｒ２＝８．６
ＫΩ，Ｋ２＝１．９２３の条件での、それぞれシミュレ
ーション結果を示した図３は振幅特性図、図４は遅延特
性図である。
Ｑ＝０．６，ω＝８４Ｍ（ｒａｄ／ｓｅｃ），Ｃ１＝１
ＰＦ，Ｃ２＝５ＰＦ，Ｒ１＝３．３ＫΩ，Ｒ２＝８．６
ＫΩ，Ｋ２＝１．９２３の条件での、それぞれシミュレ
ーション結果を示した図３は振幅特性図、図４は遅延特
性図である。
【００２７】次に、この発明の第３の実施の形態につい
て、図５の回路図を用いて説明する。この実施の形態
は、図２に示す実施の形態の抵抗Ｒ１とコンデンサＣ２
の間にバッファを挿入した形となっている。図２の実施
の形態の回路をＩＣ内蔵化した場合、コンデンサＣ２に
付く寄生容量と抵抗Ｒ１でローパスフィルタを形成して
しまう。このため寄生容量のばらつきによっては、周波
数特性を劣化させる原因となる。また、この寄生容量に
よって理想の伝達関数がずれてくるので定数設定にも注
意が必要となる。
て、図５の回路図を用いて説明する。この実施の形態
は、図２に示す実施の形態の抵抗Ｒ１とコンデンサＣ２
の間にバッファを挿入した形となっている。図２の実施
の形態の回路をＩＣ内蔵化した場合、コンデンサＣ２に
付く寄生容量と抵抗Ｒ１でローパスフィルタを形成して
しまう。このため寄生容量のばらつきによっては、周波
数特性を劣化させる原因となる。また、この寄生容量に
よって理想の伝達関数がずれてくるので定数設定にも注
意が必要となる。
【００２８】図５の回路はこの寄生素子の影響をなくす
ため抵抗Ｒ１とコンデンサＣ２の間にバッファを挿入す
る。この場合伝達関数Ｔ（ｓ）も、第２の実施の形態の
回路のものと異なるのでここで求める。
ため抵抗Ｒ１とコンデンサＣ２の間にバッファを挿入す
る。この場合伝達関数Ｔ（ｓ）も、第２の実施の形態の
回路のものと異なるのでここで求める。
【００２９】
【数２０】
【数２１】
【数２２】
【数２３】 ここで、Ｒ１＝ＡＲ２，Ｃ１＝ＢＣ２とすると、
【数２４】
【数２５】
【数２６】 （２５）式をＡについて解くと、
【数２７】 （２７）式を（２４），（２５）式に代入すると、次の
ようになる。
ようになる。
【００３０】
【数２８】
【数２９】 となり、Ｋ２の値はＱのみによって決定される。
【００３１】以上のことから、この実施の形態でも図２
の実施の形態と同様な遅延特性が得られることがわか
る。
の実施の形態と同様な遅延特性が得られることがわか
る。
【００３２】
【発明の効果】以上説明したように、この発明の遅延回
路によれば、出力信号振幅を減衰することなく入力信号
振幅を取り出せるので、外乱に強いばかりか、回路規模
を小さくすることができる。
路によれば、出力信号振幅を減衰することなく入力信号
振幅を取り出せるので、外乱に強いばかりか、回路規模
を小さくすることができる。
【図１】この発明の第１の実施の形態を説明するための
回路構成図。
回路構成図。
【図２】この発明の第２の実施の形態を説明するための
回路構成図。
回路構成図。
【図３】図２の実施の形態のシミュレーション結果を示
した振幅特性図。
した振幅特性図。
【図４】図２の実施の形態のシミュレーション結果を示
した遅延特性図。
した遅延特性図。
【図５】この発明の第３の実施の形態を説明するための
回路構成図。
回路構成図。
【図６】従来例の回路図。
【図７】図６の構成に振幅補償増幅器を設けた状態を示
す回路図。
す回路図。
１…入力端子、２…増幅器、Ｃ１，Ｃ２…コンデンサ、
Ｒ１，Ｒ２…抵抗、６１…演算増幅器、３…出力端子。
Ｒ１，Ｒ２…抵抗、６１…演算増幅器、３…出力端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 早川 徳一 東京都港区新橋３丁目３番９号 東芝エ ー・ブイ・イー株式会社内 (56)参考文献 特開 昭50−115749（ＪＰ，Ａ) 特開 昭52−142949（ＪＰ，Ａ) 特開 昭60−194608（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 11/26
Claims (3)
- 【請求項１】 信号入力端子と、 前記信号入力端子と負入力端子の間に、増幅器と第１の
コンデンサと第１の抵抗を直列接続し、前記入力端子と
正入力端子の間を直列接続してなる演算増幅器と、 前記演算増幅器の出力に接続した信号出力端子と、 前記信号出力端子と前記第１のコンデンサおよび第１の
抵抗の接続点に接続した第２の抵抗と、 前記信号出力端子と前記演算増幅器の負入力端子に接続
した第２のコンデンサとからなることを特徴とする遅延
回路。 - 【請求項２】 信号入力端子と、 前記信号入力端子と負入力端子の間に、増幅器と第１の
抵抗と第１のコンデンサを直列接続し、前記入力端子と
正入力端子の間を直列接続してなる演算増幅器と、 前記演算増幅器の出力に接続した信号出力端子と、 前記信号出力端子と前記第１の抵抗および第１のコンデ
ンサの接続点に接続した第２のコンデンサと、 前記信号出力端子と前記演算増幅器の負入力端子に接続
した第２の抵抗とからなることを特徴とする遅延回路。 - 【請求項３】 第１の抵抗と第２のコンデンサとの接続
点と第１のコンデンサとの間にバッファを介挿接続して
なることを特徴とする請求項３記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28179095A JP3208301B2 (ja) | 1995-10-30 | 1995-10-30 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28179095A JP3208301B2 (ja) | 1995-10-30 | 1995-10-30 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09130209A JPH09130209A (ja) | 1997-05-16 |
| JP3208301B2 true JP3208301B2 (ja) | 2001-09-10 |
Family
ID=17644020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28179095A Expired - Fee Related JP3208301B2 (ja) | 1995-10-30 | 1995-10-30 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3208301B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429766B1 (en) | 2000-01-25 | 2002-08-06 | Abb Research Ltd. | Electrical device comprising a PTC polymer element for overcurrent fault and short-circuit fault protection |
-
1995
- 1995-10-30 JP JP28179095A patent/JP3208301B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429766B1 (en) | 2000-01-25 | 2002-08-06 | Abb Research Ltd. | Electrical device comprising a PTC polymer element for overcurrent fault and short-circuit fault protection |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09130209A (ja) | 1997-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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