JP2575059Y2 - アクティブフィルタ回路 - Google Patents
アクティブフィルタ回路Info
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- JP2575059Y2 JP2575059Y2 JP1991006266U JP626691U JP2575059Y2 JP 2575059 Y2 JP2575059 Y2 JP 2575059Y2 JP 1991006266 U JP1991006266 U JP 1991006266U JP 626691 U JP626691 U JP 626691U JP 2575059 Y2 JP2575059 Y2 JP 2575059Y2
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- JP
- Japan
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- resistor
- filter circuit
- active filter
- operational amplifier
- resistors
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Description
【考案の詳細な説明】
【０００１】
【産業上の利用分野】この考案はアクティブフィルタ回
路に関し、特にたとえばＤ／Ａ変換により生じる折り返
しノイズを除去するために用いられる、アクティブフィ
ルタ回路に関する。
路に関し、特にたとえばＤ／Ａ変換により生じる折り返
しノイズを除去するために用いられる、アクティブフィ
ルタ回路に関する。
【０００２】
【従来の技術】この種の従来のアクティブフィルタ回路
として、図６において一点鎖線で囲まれたローパス形の
アクティブフィルタ回路１がある。このアクティブフィ
ルタ回路１は、図７の実線Ａで示す周波数特性を有し、
周波数の通過領域は振幅特性が平坦な領域（ｆ1 ＋
ｆ2 ）までである。
として、図６において一点鎖線で囲まれたローパス形の
アクティブフィルタ回路１がある。このアクティブフィ
ルタ回路１は、図７の実線Ａで示す周波数特性を有し、
周波数の通過領域は振幅特性が平坦な領域（ｆ1 ＋
ｆ2 ）までである。
【０００３】このようなアクティブフィルタ回路１で
は、Ｄ／Ａ変換による出力の振幅は、アパーチャ効果に
より、角周波数ωにおいて以下の式で表される大きさで
減衰する。すなわち、周波数が高くなるにつれて振幅特
性が減衰するため、領域（ｆ1＋ｆ2 ）の周波数特性が
平坦でなくなり、所望の周波数特性が得られなかった。
は、Ｄ／Ａ変換による出力の振幅は、アパーチャ効果に
より、角周波数ωにおいて以下の式で表される大きさで
減衰する。すなわち、周波数が高くなるにつれて振幅特
性が減衰するため、領域（ｆ1＋ｆ2 ）の周波数特性が
平坦でなくなり、所望の周波数特性が得られなかった。
【０００４】
【数１】
【０００５】したがって、所望の周波数特性を得るに
は、折り返しノイズの除去に加えて、以下の式に示すよ
うにアパーチャ効果を補正する必要があった。
は、折り返しノイズの除去に加えて、以下の式に示すよ
うにアパーチャ効果を補正する必要があった。
【０００６】
【数２】
【０００７】この周波数特性は図７の点線Ｂに示すもの
である。従来では、このようなアパーチャ効果を補正す
るために、図６に示すように、アクティブフィルタ回路
１に点線で囲まれた付加回路２を接続してアクティブフ
ィルタ回路１´を形成していた。すなわち、アクティブ
フィルタ回路１の演算増幅器３の反転入力端子と出力端
との間に、コンデンサ４ａおよび４ｂと抵抗５とからな
るＴ字型の付加回路２を接続し、さらに、シミュレーシ
ョン素子６ａ，６ｂおよび６ｃを構成するために用いら
れる抵抗やコンデンサの値を適当に設定することにより
アパーチャ補正を行っていた。なお、シミュレーション
素子については後に詳細に説明する。
である。従来では、このようなアパーチャ効果を補正す
るために、図６に示すように、アクティブフィルタ回路
１に点線で囲まれた付加回路２を接続してアクティブフ
ィルタ回路１´を形成していた。すなわち、アクティブ
フィルタ回路１の演算増幅器３の反転入力端子と出力端
との間に、コンデンサ４ａおよび４ｂと抵抗５とからな
るＴ字型の付加回路２を接続し、さらに、シミュレーシ
ョン素子６ａ，６ｂおよび６ｃを構成するために用いら
れる抵抗やコンデンサの値を適当に設定することにより
アパーチャ補正を行っていた。なお、シミュレーション
素子については後に詳細に説明する。
【０００８】
【考案が解決しようとする課題】しかし、図６に示す従
来のアクティブフィルタ回路１´では、コンデンサ４ａ
および４ｂならびに抵抗５の各素子を備える付加回路２
を設けるため、素子数が多くなる。したがって、小型化
が図れず、コストも高くなるという問題点があった。
来のアクティブフィルタ回路１´では、コンデンサ４ａ
および４ｂならびに抵抗５の各素子を備える付加回路２
を設けるため、素子数が多くなる。したがって、小型化
が図れず、コストも高くなるという問題点があった。
【０００９】それゆえに、この考案の主たる目的は、小
型化および低コスト化が図れる、アクティブフィルタ回
路を提供することである。
型化および低コスト化が図れる、アクティブフィルタ回
路を提供することである。
【００１０】
【課題を解決するための手段】第１の考案は、出力端(1
4)に出力が接続された演算増幅器(24)と、演算増幅器の
一方入力とアースとの間に接続されるコンデンサ(22)
と、演算増幅器の他方入力とアースとの間に接続される
第１抵抗(26)と、演算増幅器の一方入力と入力端(12)と
の間に直列接続された複数の第２抵抗(16a,16b,16c,16
d) と、各第２抵抗間とアースとの間にそれぞれ直列接
続された第３抵抗(20a,20b,20c) およびＦＤＮＲ素子(1
8a,18b,18c) とを含むアクティブフィルタ回路におい
て、初段の第３抵抗(20a) およびＦＤＮＲ素子(18a) を
除く少なくとも１つの第３抵抗(20b,20c) およびＦＤＮ
Ｒ素子(18b,18c) に、複数の第２抵抗のそれぞれの抵抗
値の総和の１０〜２０倍の抵抗値を有する第４抵抗(30)
を並列接続したことを特徴とする、アクティブフィルタ
回路である。
4)に出力が接続された演算増幅器(24)と、演算増幅器の
一方入力とアースとの間に接続されるコンデンサ(22)
と、演算増幅器の他方入力とアースとの間に接続される
第１抵抗(26)と、演算増幅器の一方入力と入力端(12)と
の間に直列接続された複数の第２抵抗(16a,16b,16c,16
d) と、各第２抵抗間とアースとの間にそれぞれ直列接
続された第３抵抗(20a,20b,20c) およびＦＤＮＲ素子(1
8a,18b,18c) とを含むアクティブフィルタ回路におい
て、初段の第３抵抗(20a) およびＦＤＮＲ素子(18a) を
除く少なくとも１つの第３抵抗(20b,20c) およびＦＤＮ
Ｒ素子(18b,18c) に、複数の第２抵抗のそれぞれの抵抗
値の総和の１０〜２０倍の抵抗値を有する第４抵抗(30)
を並列接続したことを特徴とする、アクティブフィルタ
回路である。
【００１１】第２の考案は、出力端(14)に出力が接続さ
れた演算増幅器(24)と、演算増幅器の一方入力とアース
との間に接続されるコンデンサ(22)と、演算増幅器の他
方入力とアースとの間に接続される第１抵抗(26)と、演
算増幅器の一方入力と入力端(12)との間に直列接続され
た複数の第２抵抗(16a,16b,16c,16d) と、各第２抵抗間
とアースとの間に接続されたＦＤＮＲ素子(18a,18b,18
c) とを含むアクティブフィルタ回路において、初段の
ＦＤＮＲ素子(18a) を除く少なくとも１つのＦＤＮＲ素
子(18b,18c) に、複数の第２抵抗のそれぞれの抵抗値の
総和の１０〜２０倍の抵抗値を有する第３抵抗(30)を並
列接続したことを特徴とする、アクティブフィルタ回路
である。
れた演算増幅器(24)と、演算増幅器の一方入力とアース
との間に接続されるコンデンサ(22)と、演算増幅器の他
方入力とアースとの間に接続される第１抵抗(26)と、演
算増幅器の一方入力と入力端(12)との間に直列接続され
た複数の第２抵抗(16a,16b,16c,16d) と、各第２抵抗間
とアースとの間に接続されたＦＤＮＲ素子(18a,18b,18
c) とを含むアクティブフィルタ回路において、初段の
ＦＤＮＲ素子(18a) を除く少なくとも１つのＦＤＮＲ素
子(18b,18c) に、複数の第２抵抗のそれぞれの抵抗値の
総和の１０〜２０倍の抵抗値を有する第３抵抗(30)を並
列接続したことを特徴とする、アクティブフィルタ回路
である。
【００１２】
【作用】第１の考案では、第３抵抗およびＦＤＮＲ素子
に第４抵抗を並列接続し、また、ＦＤＮＲ素子を構成す
るために用いられる抵抗やコンデンサ、特に第４抵抗の
値を第２抵抗の抵抗値の総和の１０〜２０倍に設定する
ことによって、通過領域の周波数特性を周波数が大きく
なるに従って減衰量が少なくなるように傾斜させて、ア
パーチャ補正する。
に第４抵抗を並列接続し、また、ＦＤＮＲ素子を構成す
るために用いられる抵抗やコンデンサ、特に第４抵抗の
値を第２抵抗の抵抗値の総和の１０〜２０倍に設定する
ことによって、通過領域の周波数特性を周波数が大きく
なるに従って減衰量が少なくなるように傾斜させて、ア
パーチャ補正する。
【００１３】第２の考案では、ＦＤＮＲ素子に別の抵抗
を並列接続し、また、ＦＤＮＲ素子を構成するために用
いられる抵抗やコンデンサ、特に第３抵抗の値を第２抵
抗の抵抗値の総和の１０〜２０倍に設定することによっ
て、通過領域の周波数特性を周波数が大きくなるに従っ
て減衰量が少なくなるように傾斜させて、アパーチャ補
正する。
を並列接続し、また、ＦＤＮＲ素子を構成するために用
いられる抵抗やコンデンサ、特に第３抵抗の値を第２抵
抗の抵抗値の総和の１０〜２０倍に設定することによっ
て、通過領域の周波数特性を周波数が大きくなるに従っ
て減衰量が少なくなるように傾斜させて、アパーチャ補
正する。
【００１４】
【考案の効果】この考案によれば、従来の付加回路を設
けず、抵抗を付加するだけで、簡単に従来と同様のアパ
ーチャ補正を行えるとともに、従来に比べて素子数を減
少でき、小型化および低コスト化が図れる。この考案の
上述の目的，その他の目的，特徴および利点は、図面を
参照して行う以下の実施例の詳細な説明から一層明らか
となろう。
けず、抵抗を付加するだけで、簡単に従来と同様のアパ
ーチャ補正を行えるとともに、従来に比べて素子数を減
少でき、小型化および低コスト化が図れる。この考案の
上述の目的，その他の目的，特徴および利点は、図面を
参照して行う以下の実施例の詳細な説明から一層明らか
となろう。
【００１５】
【実施例】図１を参照して、この実施例のアクティブフ
ィルタ回路１０は、シミュレーション素子を用いた有極
形ローパスフィルタとして形成されたものである。アク
ティブフィルタ回路１０の入力端１２と出力端１４との
間には、複数の抵抗１６ａ，１６ｂ，１６ｃおよび１６
ｄが直列接続される。そして、各抵抗１６ａ，１６ｂ，
１６ｃおよび１６ｄ間には、それぞれ、アースとの間
に、初段の抵抗２０ａおよびシミュレーション素子１８
ａ，中間段の抵抗２０ｂおよびシミュレーション素子１
８ｂならびに最終段の抵抗２０ｃおよびシミュレーショ
ン素子１８ｃが直列接続される。シミュレーション素子
１８ａ〜１８ｃには、たとえばＦＤＮＲ(Frequency Dep
endent Negative Resistor) 素子などが用いられる。Ｆ
ＤＮＲ素子１８ａ〜１８ｃとしては、たとえば図２，図
３または図４に示された回路などが適用され得る。ただ
し、このようなＦＤＮＲ素子の具体的な構成や動作はす
でに周知であり（たとえば、特開昭６０−２４７３１４
号公報参照）、ここでは簡単に説明する。すなわち、図
１実施例のアクティブフィルタ回路１０は、元のＬＣフ
ィルタに対して１／Ｓ（Ｓ＝ｊω）でインピーダンス変
換した「ＬＣシミュレーション型」と呼ばれるものであ
る。１／Ｓ倍すると、抵抗ＲはＲ／Ｓ＝１／｛ｊω（１
／Ｒ）｝でコンデンサに置き換えることができ、インダ
クタンスＬはＳＬ＝Ｌとなり抵抗で置き換えることがで
き、コンデンサＣは１／ＳＣ＝１／Ｓ2 Ｃとなる。１／
Ｓ2 Ｃは１／（ｊω）2 Ｃ＝１／−ω2 Ｃとなり、周波
数に依存する負性抵抗となり、上述のＦＤＮＲ素子であ
る。このようにコンデンサをインピーダンス変換したＦ
ＤＮＲ素子は現実には存在しない素子であり、図２〜図
４に示すように、オペアンプ等を使って同じ特性になる
ようにシミュレーションするのである。したがって、こ
の明細書では、図２〜図４に示すＦＤＮＲ素子を「シミ
ュレーション素子」と呼ぶこともある。
ィルタ回路１０は、シミュレーション素子を用いた有極
形ローパスフィルタとして形成されたものである。アク
ティブフィルタ回路１０の入力端１２と出力端１４との
間には、複数の抵抗１６ａ，１６ｂ，１６ｃおよび１６
ｄが直列接続される。そして、各抵抗１６ａ，１６ｂ，
１６ｃおよび１６ｄ間には、それぞれ、アースとの間
に、初段の抵抗２０ａおよびシミュレーション素子１８
ａ，中間段の抵抗２０ｂおよびシミュレーション素子１
８ｂならびに最終段の抵抗２０ｃおよびシミュレーショ
ン素子１８ｃが直列接続される。シミュレーション素子
１８ａ〜１８ｃには、たとえばＦＤＮＲ(Frequency Dep
endent Negative Resistor) 素子などが用いられる。Ｆ
ＤＮＲ素子１８ａ〜１８ｃとしては、たとえば図２，図
３または図４に示された回路などが適用され得る。ただ
し、このようなＦＤＮＲ素子の具体的な構成や動作はす
でに周知であり（たとえば、特開昭６０−２４７３１４
号公報参照）、ここでは簡単に説明する。すなわち、図
１実施例のアクティブフィルタ回路１０は、元のＬＣフ
ィルタに対して１／Ｓ（Ｓ＝ｊω）でインピーダンス変
換した「ＬＣシミュレーション型」と呼ばれるものであ
る。１／Ｓ倍すると、抵抗ＲはＲ／Ｓ＝１／｛ｊω（１
／Ｒ）｝でコンデンサに置き換えることができ、インダ
クタンスＬはＳＬ＝Ｌとなり抵抗で置き換えることがで
き、コンデンサＣは１／ＳＣ＝１／Ｓ2 Ｃとなる。１／
Ｓ2 Ｃは１／（ｊω）2 Ｃ＝１／−ω2 Ｃとなり、周波
数に依存する負性抵抗となり、上述のＦＤＮＲ素子であ
る。このようにコンデンサをインピーダンス変換したＦ
ＤＮＲ素子は現実には存在しない素子であり、図２〜図
４に示すように、オペアンプ等を使って同じ特性になる
ようにシミュレーションするのである。したがって、こ
の明細書では、図２〜図４に示すＦＤＮＲ素子を「シミ
ュレーション素子」と呼ぶこともある。
【００１６】そして、出力端１４側の抵抗１６ｄの出力
側には、アースとの間にコンデンサ２２が接続される。
また、その抵抗１６ｄと出力端１４との間には演算増幅
器２４が介挿される。すなわち、演算増幅器２４の非反
転入力端子が抵抗１６ｄの出力側に接続され、演算増幅
器２４の反転入力端子とアースとの間に抵抗２６が接続
され、さらに、反転入力端子と出力端１４との間に抵抗
２８が接続される。
側には、アースとの間にコンデンサ２２が接続される。
また、その抵抗１６ｄと出力端１４との間には演算増幅
器２４が介挿される。すなわち、演算増幅器２４の非反
転入力端子が抵抗１６ｄの出力側に接続され、演算増幅
器２４の反転入力端子とアースとの間に抵抗２６が接続
され、さらに、反転入力端子と出力端１４との間に抵抗
２８が接続される。
【００１７】そして、最終段のシミュレーション素子１
８ｃおよび抵抗２０ｃには、抵抗３０が並列接続され
る。この抵抗３０の値は、抵抗１６ａ，１６ｂおよび１
６ｃの各抵抗値の総和の１０〜２０倍にすることが望ま
しい。なぜなら、抵抗３０の値が、抵抗１６ａ〜１６ｃ
の各抵抗値の総和の２０倍を越えると、図７に示す領域
ｆ1 の周波数特性がほぼ平坦な状態にとどまり、点線Ｂ
のように変更できない。また、抵抗３０の値が、抵抗１
６ａ〜１６ｃの各抵抗値の総和の１０倍未満であれば、
領域ｆ1 の周波数特性が点線Ｂよりもさらに傾斜してし
まう。
８ｃおよび抵抗２０ｃには、抵抗３０が並列接続され
る。この抵抗３０の値は、抵抗１６ａ，１６ｂおよび１
６ｃの各抵抗値の総和の１０〜２０倍にすることが望ま
しい。なぜなら、抵抗３０の値が、抵抗１６ａ〜１６ｃ
の各抵抗値の総和の２０倍を越えると、図７に示す領域
ｆ1 の周波数特性がほぼ平坦な状態にとどまり、点線Ｂ
のように変更できない。また、抵抗３０の値が、抵抗１
６ａ〜１６ｃの各抵抗値の総和の１０倍未満であれば、
領域ｆ1 の周波数特性が点線Ｂよりもさらに傾斜してし
まう。
【００１８】このように形成されるフィルタ回路１０で
は、抵抗３０をシミュレーション素子１８ｃおよび抵抗
２０ｃに並列接続することにより、図７に示す領域ｆ1
の周波数特性を実線Ａから点線Ｂに変更させることがで
きる。すなわち、図６に示す従来のアクティブフィルタ
回路１´のように付加回路２を接続することなしに、抵
抗３０を接続するだけで、領域ｆ1 の周波数特性を点線
Ｂのように傾斜させることができ、領域ｆ1 のアパーチ
ャ補正を有効に行える。
は、抵抗３０をシミュレーション素子１８ｃおよび抵抗
２０ｃに並列接続することにより、図７に示す領域ｆ1
の周波数特性を実線Ａから点線Ｂに変更させることがで
きる。すなわち、図６に示す従来のアクティブフィルタ
回路１´のように付加回路２を接続することなしに、抵
抗３０を接続するだけで、領域ｆ1 の周波数特性を点線
Ｂのように傾斜させることができ、領域ｆ1 のアパーチ
ャ補正を有効に行える。
【００１９】また、シミュレーション素子１８ａ〜１８
ｃを構成するために用いられる抵抗やコンデンサ（図２
〜図４）の値を適当に設定することによって、図７の領
域ｆ2 における周波数特性を点線Ｂのように変更でき、
領域ｆ2 のアパーチャ補正を有効に行える。このよう
に、抵抗３０とシミュレーション素子１８ａ〜１８ｃと
によって十分なアパーチャ補正を行える。
ｃを構成するために用いられる抵抗やコンデンサ（図２
〜図４）の値を適当に設定することによって、図７の領
域ｆ2 における周波数特性を点線Ｂのように変更でき、
領域ｆ2 のアパーチャ補正を有効に行える。このよう
に、抵抗３０とシミュレーション素子１８ａ〜１８ｃと
によって十分なアパーチャ補正を行える。
【００２０】また、この実施例によれば、従来用いられ
た付加回路２が不要となるので、高域周波数の劣化を補
正するために用いられるディエンファシス回路を、アク
ティブフィルタ回路１０内に組み込むことができる。し
たがって、従来のようにアクティブフィルタ回路の外部
に、増幅器を含むディエンファシス回路を接続する必要
がなくなり、さらにコストダウンが図れる。
た付加回路２が不要となるので、高域周波数の劣化を補
正するために用いられるディエンファシス回路を、アク
ティブフィルタ回路１０内に組み込むことができる。し
たがって、従来のようにアクティブフィルタ回路の外部
に、増幅器を含むディエンファシス回路を接続する必要
がなくなり、さらにコストダウンが図れる。
【００２１】また、図５を参照して、他の実施例のアク
ティブフィルタ回路４０は、図１のアクティブフィルタ
回路１０における抵抗２０ａ，２０ｂおよび２０ｃを除
いたいわゆる無極形ローパスフィルタであり、抵抗３０
をシミュレーション素子１８ｃのみに並列接続したもの
である。その他の構成は、アクティブフィルタ回路１０
と同様であり、アクティブフィルタ回路４０において
も、アクティブフィルタ回路１０と同様の効果が得られ
る。
ティブフィルタ回路４０は、図１のアクティブフィルタ
回路１０における抵抗２０ａ，２０ｂおよび２０ｃを除
いたいわゆる無極形ローパスフィルタであり、抵抗３０
をシミュレーション素子１８ｃのみに並列接続したもの
である。その他の構成は、アクティブフィルタ回路１０
と同様であり、アクティブフィルタ回路４０において
も、アクティブフィルタ回路１０と同様の効果が得られ
る。
【００２２】なお、シミュレーション素子の段数は任意
である。また、抵抗３０は、図１の実施例のように、最
終段のシミュレーション素子１８ｃおよび抵抗２０ｃに
並列接続される場合に限定されず、中間段のシミュレー
ション素子１８ｂおよび抵抗２０ｂに並列接続されても
よい。また、抵抗３０は、中間段のシミュレーション素
子１８ｂおよび抵抗２０ｂ，最終段のシミュレーション
素子１８ｃおよび抵抗２０ｃのいずれかに並列接続され
ていれば、初段のシミュレーション素子１８ａおよび抵
抗２０ａにも並列接続され得る。図５の実施例の場合
も、抵抗２０ａ，２０ｂおよび２０ｃが存在しないだけ
で、上記と同様のことがいえることは言うまでもない。
である。また、抵抗３０は、図１の実施例のように、最
終段のシミュレーション素子１８ｃおよび抵抗２０ｃに
並列接続される場合に限定されず、中間段のシミュレー
ション素子１８ｂおよび抵抗２０ｂに並列接続されても
よい。また、抵抗３０は、中間段のシミュレーション素
子１８ｂおよび抵抗２０ｂ，最終段のシミュレーション
素子１８ｃおよび抵抗２０ｃのいずれかに並列接続され
ていれば、初段のシミュレーション素子１８ａおよび抵
抗２０ａにも並列接続され得る。図５の実施例の場合
も、抵抗２０ａ，２０ｂおよび２０ｃが存在しないだけ
で、上記と同様のことがいえることは言うまでもない。
【００２３】ただし、抵抗３０を初段のシミュレーショ
ン素子１８ａ（および抵抗２０ａ）にのみ並列接続した
場合は、周波数特性が減衰するだけで、アパーチャ補正
できないため、抵抗３０は初段のシミュレーション素子
１８ａ（および抵抗２０ａ）にのみ並列接続されること
はない。なお、抵抗３０の抵抗値は、抵抗１６ａ〜１６
ｃの各抵抗値の１０倍〜２０倍にすることが望ましい
が、この範囲に限定されるものではなく、シミュレーシ
ョン素子１８ａ〜１８ｃを構成するコンデンサおよび抵
抗ならびにコンデンサ２２を所定値に設定すれば所望の
アパーチャ補正が可能となる。
ン素子１８ａ（および抵抗２０ａ）にのみ並列接続した
場合は、周波数特性が減衰するだけで、アパーチャ補正
できないため、抵抗３０は初段のシミュレーション素子
１８ａ（および抵抗２０ａ）にのみ並列接続されること
はない。なお、抵抗３０の抵抗値は、抵抗１６ａ〜１６
ｃの各抵抗値の１０倍〜２０倍にすることが望ましい
が、この範囲に限定されるものではなく、シミュレーシ
ョン素子１８ａ〜１８ｃを構成するコンデンサおよび抵
抗ならびにコンデンサ２２を所定値に設定すれば所望の
アパーチャ補正が可能となる。
【図１】この考案の一実施例を示す回路図である。
【図２】この考案に用いられるシミュレーション素子の
一例を示す回路図である。
一例を示す回路図である。
【図３】この考案に用いられるシミュレーション素子の
他の例を示す回路図である。
他の例を示す回路図である。
【図４】この考案に用いられるシミュレーション素子の
さらに他の変形例を示す回路図である。
さらに他の変形例を示す回路図である。
【図５】この考案の他の実施例を示す回路図である。
【図６】従来技術を示す回路図である。
【図７】アパーチャ補正した場合としない場合の周波数
特性を示すグラフである。
特性を示すグラフである。
１０，４０ …アクティブフ
ィルタ回路 １６ａ，１６ｂ，１６ｃ，１６ｄ，３０…抵抗 １８ａ，１８ｂ，１８ｃ …シミュレーシ
ョン素子 ２４ …演算増幅器
ィルタ回路 １６ａ，１６ｂ，１６ｃ，１６ｄ，３０…抵抗 １８ａ，１８ｂ，１８ｃ …シミュレーシ
ョン素子 ２４ …演算増幅器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−91720（ＪＰ，Ａ) 特開 昭60−247314（ＪＰ，Ａ) 特開 平２−149120（ＪＰ，Ａ) 特開 昭61−107224（ＪＰ，Ａ) 実開 昭60−192528（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03H 11/04 - 11/14
Claims (2)
- 【請求項１】出力端(14)に出力が接続された演算増幅器
(24)と、前記演算増幅器の一方入力とアースとの間に接
続されるコンデンサ(22)と、前記演算増幅器の他方入力
とアースとの間に接続される第１抵抗(26)と、前記演算
増幅器の前記一方入力と入力端(12)との間に直列接続さ
れた複数の第２抵抗(16a,16b,16c,16d) と、前記各第２
抵抗間とアースとの間にそれぞれ直列接続された第３抵
抗(20a,20b,20c) およびＦＤＮＲ素子(18a,18b,18c) と
を含むアクティブフィルタ回路において、 初段の前記第３抵抗(20a) およびＦＤＮＲ素子(18a) を
除く少なくとも１つの前記第３抵抗(20b,20c) およびＦ
ＤＮＲ素子(18b,18c) に、前記複数の第２抵抗のそれぞ
れの抵抗値の総和の１０〜２０倍の抵抗値を有する第４
抵抗(30)を並列接続したことを特徴とする、アクティブ
フィルタ回路。 - 【請求項２】出力端(14)に出力が接続された演算増幅器
(24)と、前記演算増幅器の一方入力とアースとの間に接
続されるコンデンサ(22)と、前記演算増幅器の他方入力
とアースとの間に接続される第１抵抗(26)と、前記演算
増幅器の前記一方入力と入力端(12)との間に直列接続さ
れた複数の第２抵抗(16a,16b,16c,16d) と、前記各第２
抵抗間とアースとの間に接続されたＦＤＮＲ素子(18a,1
8b,18c) とを含むアクティブフィルタ回路において、 初段の前記ＦＤＮＲ素子(18a) を除く少なくとも１つの
前記ＦＤＮＲ素子(18b,18c) に、前記複数の第２抵抗の
それぞれの抵抗値の総和の１０〜２０倍の抵抗値を有す
る第３抵抗(30)を並列接続したことを特徴とする、アク
ティブフィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991006266U JP2575059Y2 (ja) | 1991-02-15 | 1991-02-15 | アクティブフィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991006266U JP2575059Y2 (ja) | 1991-02-15 | 1991-02-15 | アクティブフィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04103022U JPH04103022U (ja) | 1992-09-04 |
| JP2575059Y2 true JP2575059Y2 (ja) | 1998-06-25 |
Family
ID=31737404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1991006266U Expired - Lifetime JP2575059Y2 (ja) | 1991-02-15 | 1991-02-15 | アクティブフィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2575059Y2 (ja) |
-
1991
- 1991-02-15 JP JP1991006266U patent/JP2575059Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04103022U (ja) | 1992-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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