JP3207195B2

JP3207195B2 - ゼロ交差点検出器及び検出方法

Info

Publication number: JP3207195B2
Application number: JP13861990A
Authority: JP
Inventors: ケニスシュトゥクベリーイアン
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1989-05-31
Filing date: 1990-05-30
Publication date: 2001-09-10
Anticipated expiration: 2016-09-10
Also published as: EP0400730A2; EP0400730B1; EP0400730A3; JPH0329511A; DE69021274D1; US5051616A; DE69021274T2; GB8912459D0; GB2232853A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ゼロ交差点検出器に関するものであって、
デジタル・テレテキスト・デコーダに用いる装置に特に
適している。

（従来の技術）テレテキスト・デコーダは、たとえば、通常のテレビ
ジョン信号の一部として送信されるテレテキストデータ
を受信し、復号し、このテレテキストデータが、通常の
テレビジョンスクリーン上に複数ページのテキスト及び
グラフィックの双方、あるいは、そのいずれか一方とし
て表示されるテレビジョン受像機に用いられるものとし
て知られている。

現在までのところ、テレテキスト・デコーダはアナロ
グ、デジタル両方のプロセス技術を利用しているが、現
在、近年利用されるようになってきているデジタル・テ
レビジョン受像機を補完する完全なデジタルシステムを
提供することが提案されている。

デジタル・テレテキスト・デコーダにおいて、テレテ
キストデータは、通常のテレビジョン画像情報から分離
された後、当該データレート周波数より高い周波数でサ
ンプリングされるものであり、テレテキストデータ中の
どこでゼロ交差が生じたかをサンプル信号中から判定す
ることは、実行すべき必要な機能の１つとなっている。

実際のところ、要求されるのは、テレテキストデータ
の山と谷との位置であるが、これは、テレテキストデー
タ中で生じたゼロ交差の位置を知ることによりほとんど
容易に得ることができる。

（発明が解決しようとする課題）本発明の目的は、デジタル・テレテキスト・デコーダ
に利用するのに特に適したゼロ交差点検出器を提供せん
とすることである。

（課題を解決するための手段）本発明の一態様によれば、アナログ信号の順次のサン
プルで動作しうるゼロ交差点検出器において、このゼロ
交差点検出器は、２つの順次のサンプルの平均値に相当
する第１出力を生成する手段と、前記２つの順次のサン
プルの一方と前記第１出力との符号を比較してゼロ交差
の位置に関する第１評価を生成する手段と、前記第１出
力と前記２つの順次のサンプルのうちの選択された一方
との平均値に相当する第２出力を生成する手段と、前記
第２出力と、前記２つの順次のサンプルの当該一方か又
は前記第１出力のいずれか選択された一方との符号を比
較してゼロ交差の位置に関する第２評価を生成する手段
と、を備え、前記第１評価及び前記第２評価は、当該ゼ
ロ交差点の位置を実質的に規定するようになっている、
ことを特徴としている。

本発明によるゼロ交差点検出器には、集積回路の形態
で製造されると、従来提案のゼロ交差点検出器よりも小
さなチップ領域で済む、という利点がある。

本発明の好ましい実施例は、前記２つの順次のサンプ
ルの符号を比較し、当該符号が異なるときに、ゼロ交差
の存在があったことを示す出力を生成する手段を備えて
いることを特徴としている。

上記の一態様により本発明を実現する場合、前記第１
出力を生成する手段及び前記第２出力を生成する手段
は、各々が加算器とこの加算器の出力を２等分する手段
とを備えるようにしてもよく、また、前記の順次のサン
プルのうち前記の選択した一方は前記第１評価に基づき
選択されるようにしてもよい。

前記２つの順次のサンプルが供給され、前記第１評価
による制御の下で前記２つの順次のサンプルのうち当該
選択された一方を生成するマルチプレクサ手段を備える
と都合が良い。

１つの構成例として、前記マルチプレクサ手段は、前
記第１評価による制御の下で各々動作する２つのマルチ
プレクサを備え、前記マルチプレクサの一方には、前記
２つの順次のサンプルの一方と前記第１出力とが供給さ
れ、前記マルチプレクサの他方には、前記２つの順次の
サンプルの他方と前記第１出力とが供給され、前記マル
チプレクサの出力は、前記第２出力を生成する手段に供
給されるようにすることもできる。

これに代わる構成例としては、前記マルチプレクサ手
段は、前記第１評価による制御の下で動作する第１マル
チプレクサを備え、前記第１マルチプレクサには前記２
つの順次のサンプルが供給され、前記第２出力を生成す
る手段には、前記第１マルチプレクサの出力と前記第１
出力とが供給されるようにすることもでき、また、前記
第２評価を生成する手段は、前記第１評価による制御の
下で前記第１出力の符号又は前記第１マルチプレクサか
らの出力の符号を選択するよう動作しうる他のマルチプ
レクサを有し、前記第２評価は、前記他のマルチプレク
サの出力と前記第２出力の符号とに応じて生成されるよ
うにすることもできる。

本発明では、前記順次のサンプルが２の補数の形態を
しており、その最上位ビットがそれぞれのサンプルの符
号に対応することを特徴とすることができ、前記第１評
価を生成する手段及び前記第２評価を生ずる前記手段
は、各々が排他的ORゲートを有するようにすると有利で
ある。

本発明のもう１つの態様によれば、アナログ信号の順
次のサンプル間で生ずるゼロ交差を検出する方法におい
て、２つの順次のサンプルの平均値に相当する第１出力
を発生するステップと、前記２つの順次のサンプルの一
方と前記第１出力との符号を比較することによりゼロ交
差の位置に関する第１評価を発生するステップと、前記
第１出力と前記２つの順次のサンプルのうち選択した一
方との平均値に相当する第２出力を発生するステップ
と、前記第２出力と、前記２つの順次のサンプルのうち
の当該一方か又は前記第１出力のいずれか選択された一
方との符号を比較することによりゼロ交差の位置に関す
る第２評価を発生し、前記第１及び第２評価からゼロ交
差の位置をほぼ決定するステップと、を備えていること
を特徴としている。

かかる方法において、さらに、前記２つの順次のサン
プルの符号を比較し、これら符号が異なるときに、ゼロ
交差の存在があったことを示す出力を生成することがで
きる。

本発明によるゼロ交差点検出器には、集積回路の形態
で製造されると、従来のゼロ交差点検出器よりも小さな
チップ領域ですむという利点がある。

本発明の一例では、前記の２つの順次のサンプルの符
号を比較し、前記の符号が異なるときに、ゼロ交差位置
出力を生ずる他の手段を備えているようにするのが望ま
しい。

本発明の他の一例では、前記第１出力を生ずる手段と
前記第２出力を生ずる手段とのおのおのが加算器とこの
加算器の出力を２等分する手段とを備え、かつ前記の順
次のサンプルのうち前記の選択した一方は前記第１評価
に基づき選択されるようにすることができる。

本発明では、さらに前記の順次のサンプルが供給さ
れ、前記の第１評価による制御の下で前記の順次のサン
プルのうち前記の選択された一方を生ずるマルチプレク
サ手段を備えるのが好ましい。

本発明では、さらに前記マルチプレクサ手段は、前記
第１評価による制御の下で、おのおの動作する２つのマ
ルチプレクサを備え、前記マルチプレクサの一方には、
前記順次のサンプルの一方と前記第１出力とが供給さ
れ、前記マルチプレクサの他方には前記順次のサンプル
の他方と前記第１出力とが供給され、前記マルチプレク
サの出力が、前記第２出力を生じる前記手段に供給され
るようにすることができる。

本発明のさらに他の例では、前記のマルチプレクサ手
段は、前記第１評価による制御の下で動作する第１マル
チプレクサを備え、前記第１マルチプレクサには前記２
つの順次のサンプルが供給され、前記第２出力を生ずる
前記の手段には、前記第１マルチプレクサの出力と前記
第１出力とが供給されるようになっており、前記第２出
力を生ずる前記手段は、前記第１評価による制御の下で
前記第１出力の符号あるいは前記第１マルチプレクサか
らの出力の符号を選択するよう動作しうる他のマルチプ
レクサを有し、前記第２評価は、前記他のマルチプレク
サの出力と前記第２出力の符号とに応じて出力されるよ
うになっているようにしうる。

本発明では、前記の順次のサンプルが２の補数の形態
をしており、その最上位ビットがそれぞれのサンプルの
符号に対応しており、前記第１評価を生ずる前記手段と
前記第２評価を生ずる前記手段とおのおのが排他的ORゲ
ートを有しているようにするのが有利である。

本発明の方法は、アナログ信号の順次のサンプル間で
生ずるゼロ交差を検出するにあたり、２つの順次のサン
プルの平均値に相当する第１出力を生ぜしめる工程と、
前記順次のサンプルの一方と前記第１出力と相対符号に
応じてゼロ交差の位置に関する第１評価を発生せしめる
工程と、前記第１出力と前記順次のサンプルのうち選択
した一方との平均値に相当する第２出力を発生せしめる
工程と、前記第２出力と前記順次のサンプルのうち前記
一方または前記第１出力との相対符号に応じてゼロ交差
の位置に関する第２評価を生じ、前記第1,第２出力から
ゼロ交差の位置を決定する工程を備えていることを特徴
とする。

（実施例）第１図は、テレテキスト・デコーダで受信されるテレ
テキストデータ信号の一部に相当する正弦波のアナログ
波形１を示している。連続するサンプルx0,x1,x2,x3,x4
等を与えるため、アナログ波形１は当該の信号データレ
ートの約２倍でサンプリングされると仮定する。

代表的なテレテキストデータのレートは6.9375MHzで
あり、代表的なサンプリングレートは、一般的にデジタ
ル・テレビジョン・システムで用いられているサンプリ
ングレートである13.5MHzとされうる。また、それぞれ
のサンプルは、代表的に２の補数の形態の７ビット２進
数で定義することができ、最上位ビット（MSB）は、サ
ンプルの符号（すなわち正あるいは負）を示している。

記述されるべきゼロ交差点検出器の機能は、x0〜x4等
の順次のサンプルの情報からアナログ波形１のどこでゼ
ロ交差が生じたのかを検出することである。

第１図から明らかなように、ゼロ交差点ZCがサンプル
x1とx2との間で生じ、かつ、サンプルx1とx2とを結ぶ直
線２を考慮することにより、ゼロ交差点の位置を推定し
うる。

a1がx1におけるサンプル値であり、a2がx2におけるサ
ンプル値であり、Ｔがサンプリング周期であり、ｔがサ
ンプリング瞬時x2から推定ゼロ交差点までの期間である
とするならば、相似の三角形によって、以下の式が導き
出される。

それ故、及びｔ（a1＋a2）＝a2・Ｔサンプリング周期で割ると、となる。

ｔを評価するためには、７ビットの数字をそれぞれサ
ンプル周期で割算することが必要であり、また、これを
行なうには、ゼロ交差点検出器を集積回路の形態で構成
する必要がある場合に、かなり多くのパイプラインとか
なり大きなチップ面積とを必要とする。

テレテキスト分野で必要なのはゼロ交差点の位置を４
ビットの精度で求めることだけであり、第１図のサンプ
ルx1とx2とを結ぶ直線２を連続的に２等分していくとい
った異なるアプローチの仕方を用いることが可能であ
る。

第２図においては、第１図の直線２を拡大して示して
いる。

ゼロ交差が生じたかどうかは、サンプルx1とx2とで符
号を比較することにより決定することができる。対比す
る符号が反対ならば、すなわち、一方が正、他方が負の
ときには、ゼロ交差が生じていたはずである。対比する
符号が同じならば、たとえば、ともに正あるいは負であ
るならば、ゼロ交差は生じなかったはずである。

第１図、第２図に描かれているようにゼロ交差が生じ
ており、サンプルx1とx2とを平均化するならば、直線２
は、事実上２等分され、中間値b4が与えられる。

このb4の値をサンプルx1,x2と比較するならば、それ
ぞれの符号の比較によりゼロ交差がb4とx2との間で生じ
ていることがわかるであろう。そして、これら２つの値
を平均すれば、さらなる中間値b6が得られる。

次に、このb6の値がb4及びx2と比較される。それぞれ
の符号の比較により、ゼロ交差がb6とb4との間で生じる
ことがわかるであろう。そして、b6とb4とで値を平均す
れば、また別の中間値b5が得られる。

次に、b5の値がb6及びb4と比較される。それぞれの符
号の比較により、b5とb6との間でゼロ交差が生じている
ことがわかるであろう。そして、これら２つの値を単に
加算すれば、加算の結果の符号により、ゼロ交差がb5と
c6（b5とb6との中間点）との間で生じているのか、b6と
c6との間で生じているのかがわかるであろう。b5＋b6が
負ならば、ゼロ交差は第２図に示すようにb5とb6との間
で生じるであろうし、一方、b5＋b6が正ならばゼロ交差
はc6とb6との間で生じるであろう。

このようにして、所要の精度でゼロ交差点の位置を決
定しうる。

第３図において、上述の連続的に２等分していく方法
により動作するゼロ交差点検出器のブロック概略図９を
示す。

第３図に示す構成は基本的に、破線ブロック3,4,5内
に示され、順次に接続された３つの同一の回路段と、こ
れに続く簡単化した最終回路段６とをもって構成されて
いる。

サンプルx1とx2とについてはすでに第１図と第２図に
おいて言及し、また、それぞれ２の補数の形態の７ビッ
ト数をとることができると述べたところであるが、この
x1とx2とは、第１回路段３へ入力として供給される。サ
ンプルx1とx2とのそれぞれの最上位ビット（MSB）は、
それぞれの符号（すなわち、正あるいは負）を示してお
り、排他的ORゲートG1にも供給され、このゲートはB4を
出力する。このB4は代表的に、符号が異なるとき、すな
わち、ゼロ交差が生じるときには論理レベル“1"とな
り、符号が同じとき、すなわち、ゼロ交差が生じていな
いときには、論理レベル“0"となる。

回路段３において、サンプルx1及びx2は、加算器Ａの
入力端子に供給され、ここでx1とx2とは加算される。次
に、加算された出力は加算器Ａからの加算出力を右シフ
トするように構成するのが好ましい２分割回路へ供給さ
れ、また、加算器は、サンプルx1とx2との平均値であ
り、第２図においてすでに言及している中間値b4に相当
する出力b4を生ずる。また、サンプルx1の符号ビット
（MSB）と中間値b4の符号ビット（MSB）は、排他的ORゲ
ートG2にも入力される。そして、このゲートG2は、相対
符号に依存して出力B3を生じ、この出力B3は、符号が異
なれば論理レベル“1"であり、符号が同じならも、論理
レベル“0"である。排他的ORゲートG2からの出力は、出
力B3を与えるとともに、次の回路段４における出力b4に
対してサンプルx1とx2とのいずれが用いられるかを選択
するのに用いられる。このことは、２つの７ビットデュ
アル・マルチプレクサM1及びM2を用いることにより達成
され、マルチプレクサM1にはサンプルx1と中間値出力b4
とが供給され、マルチプレクサM2には中間値出力b4とサ
ンプルx2とが供給される。マルチプレクサM1及びM2は、
出力B3が論理レベル“1"ならばマルチプレクサM1がサン
プルx1を次の回路段４に送り、かつマルチプレクサM2が
中間値出力b4を次の回路段４に送り、一方、出力B3が論
理レベル“0"ならば、マルチプレクサM1が中間値出力b4
を回路段４に送り、マルチプレクサM2がサンプルx2を次
の回路段４に送るように構成されている。

このようにして、回路段３のマルチプレクサM1とM2と
からの出力が回路段３と同様に動作する次の回路段４へ
入力として供給され、この回路段４は、その排他的ORゲ
ートG2から出力B2を生じ、かつ、そのマルチプレクサM1
とM2とから他の２つの出力を生じる。

これらの出力は回路段３及び４と同様に動作する回路
段５の入力端子に入力として供給され、その回路段５は
その排他的ORゲートG2から出力B1が生じ、そして、その
マルチプレクサM1とM2とから最終回路段６へ、他の２つ
の出力が生じる。

最終回路段６は７ビット加算器Ａから成っており、こ
の加算器はこれに供給される入力を加算し、加算出力の
符号ビット（MBS）を他の出力B0として出力する。

第３図において説明したゼロ交差点検出器が、第２図
における動作説明とよく一致していることが容易に理解
できるであろう。また、第３図における回路段3,4,5,6
それぞれからの出力B3,B2,B1,B0により、第２図におけ
る直線２のゼロ交差が生じる位置を表示する出力ワード
が形成されるということが明らかである。次の表は、第
２図で言及した直線２のそれぞれ異なる部分における様
々な出力ワードの値を表示する。

第３図の装置は、第２図を参照して、サンプルx1とx2
とを用い、これらサンプル間にゼロ交差点ZCが生じるも
のとして説明した。通常の使用では、第３図の装置がそ
れぞれの連続したサンプル信号対、たとえば、第１図で
示されるx0,x1:x1,x2:x2,x3:x3,x4毎に動作し、ゼロ交
差が必ずしも常に順次のサンプルの対の間に生じないこ
と明らかである。ゼロ交差が生じた時にのみ有効な出力
ワードB3,B2,B1,B0が得られるようにするために、ゼロ
交差が生じたことを表示する出力B4を用いて有効な出力
ワードを通し、無効ないかなる出力ワードをも阻止す
る。

第３図の装置は、７ビット・サンプル及び４ビット出
力ワードに関して説明したが、７ビット以外のサンプル
を用いるように変更でき、ゼロ交差点検出器の要求され
る精度に応じて、回路段3,4,5よりも多くの、あるいは
少ない回路段を用いることもできること明らかである。

第３図で言及したゼロ交差点検出器は満足に動作し、
かつ、集積回路形態で適切かつ容易に構成し得るが、回
路段3,4,5のそれぞれについて２つの７ビットデュアル
・マルチプレクサM1及びM2を用いる必要があり、また大
きなチップ領域を要する比較的複雑な装置である。

第３図で言及し説明したゼロ交差点検出器では回路段
3,4,5それぞれの２分割回路Ｄの出力が、常にマルチプ
レクサM1及びM2のいずれか一方を通るということ明らか
である。

第４図には第３図の装置の変更例を示しており、この
変更例は第３図の各回路段の７ビット・デュアル・マル
チプレクサM1を省略し、その代わりに１ビットデュアル
・マルチプレクサといくつかの関連ある１ビット・ゲー
トを用いるようにしている。

第４図に示すゼロ交差点検出器においては、すでに第
３図につき言及した部分に対応する部分に第３図と同じ
参照符号を付してある。

第４図の装置において、各回路段の２分割回路Ｄから
の出力は、直接次の回路段の加算器の入力として供給さ
れる。

回路段3,4,5それぞれのマルチプレクサM2はこれに供
給される信号による制御の下でそれぞれ加算器Ａに供給
される入力を選択するのに用いられる。回路段３の場
合、ゲートG2からの出力B3を用いてマルチプレクサM2を
制御する。回路段４の場合、制御信号は回路段３の１ビ
ットデュアル・マルチプレクサM3を経てとり出され、こ
のマルチプレクサM3は、出力B3による制御の下で回路段
４の加算器Ａに供給される信号の符号ビット（MSB）を
選択し、回路段３のマルチプレクサM3の出力は回路段４
の排他的ORゲートG2の一方の入力端子へ供給されてゲー
トG2の他方の入力端子には、回路段４の２分割回路Ｄの
出力端子から符号ビット（MSB）が供給される。

回路段４の排他的ORゲートG2からの出力が出力B2とな
り、この出力B2と出力B3とが他の排他的ORゲートG3へ供
給され、このゲートG3の出力は、回路段４のマルチプレ
クサM2の制御に用いられる。同様に回路段５は回路段４
に接続されている。回路段６においては、加算器Ａの出
力である符号ビット（MSB）と回路段５のマルチプレク
サM3の出力とが排他的ORゲートG2へ入力され、そのゲー
トG4の出力が出力B0となる。

第４図の動作を基本的に第２図の例を用いて説明する
ならば次のようになる。

回路段３の加算器Ａ及び２分割回路Ｄは、サンプルx1
とx2とを平均し、出力b4を生じる。x1の符号ビット（MS
B）（論理レベル“0"）とb4の符号ビット（MSB）（論理
レベル“0"）が排他的ORゲートG2に供給され、B3（論理
レベル“0"）を出力する。出力B3も回路段３のマルチプ
レクサM2に供給され、これにより、このマルチプレクサ
M2が、回路段４の加算器Ａに供給すべきサンプルx2を選
択する。回路段４の加算器Ａにも出力b4が供給され、x2
とb4との平均値に対応する出力b6が回路段５の２分割回
路Ｄから生じる。

b4のそれぞれの符号ビット（MSB）（論理レベル
“0"）及びマルチプレクサM2の出力（ここではx2）（論
理レベル“1"）が回路段３のマルチプレクサM3に供給さ
れ、このM3は出力B3（論理レベル“0"）で制御されてお
り、このため、b4の符号ビット（MSB）（論理レベル
“0"）を選択する。回路段３のマルチプレクサM3の出力
（論理レベル“0"）は、b6の符号ビット（MSB）（論理
レベル“1"）とともに、回路段４の排他的ORゲートG2に
供給され、このゲートG2が出力B2（論理レベル“1"）を
出力する。出力B3（論理レベル“0"）とB2（論理レベル
“1"）とが回路段４の排他的ORゲートG3に供給され、こ
のゲートG3が論理レベル１を回路段４のマルチプレクサ
M2に供給して回路段２の加算器Ａに供給すべき出力b4を
選択させる。回路段５の加算器Ａにも出力b6が供給さ
れ、b5に相当する出力b4とb6との平均値が回路段５の２
分割回路Ｄから生ぜしめられる。

b6の符号ビット（MSB）（論理レベル“1"）及びb4の
符号ビット（MSB）（論理レベル“0"）それぞれが回路
段４のマルチプレクサM3に供給され、このマルチプレク
サM3は、出力B2（論理レベル“1"）で制御されており、
このため、出力b4の符号ビット（MSB）（論理レベル
“0"）を選択する。回路段４のマルチプレクサM3の出力
（論理レベル“0"）は、b5の符号ビット（MSB）（論理
レベル“0"）とともに回路段５の排他的ORゲートG2に供
給され、このゲートG2が出力B1（論理レベル“0"）を出
力する。出力B2（論理レベル“1"）及びB1（論理レベル
“0"）が回路段５の排他的ORゲートG3に供給され、ゲー
トG3が、回路段５のマルチプレクサM2に論理レベル“1"
を供給して、マルチプレクサM2が回路段６の加算器Ａに
供給すべき出力b6を選択するようにする。

回路段６の加算器Ａにも出力b5が供給され、b6とb5と
が、回路段６の加算器Ａで加算され、加算された合計の
符号ビット（MSB）（論理レベル“1"）が回路段６の排
他的ORゲートG4へ一方の入力として供給される。

b5の符号ビット（MSB）（論理レベル“0"）とb6の符
号ビット（MSB）（論理レベル“1"）とがそれぞれ回路
段５のマルチプレクサM3に供給される。このマルチプレ
クサM3は出力B1（論理レベル“0"）により制御され、回
路段６の排他的ORゲートG4に供給すべきb5の符号ビット
（論理レベル“0"）を選択する。回路段６の排他的ORゲ
ートG4は、B0（論理レベル“1"）を出力する。

従って、出力B3,B2,B1及びB0により与えられる出力ワ
ードは0101であり、これは、前述した表によれば、第２
図の直線２における点b5とc6との間でゼロ交差が生じる
のに相当する。

すでに述べたゼロ交差点検出器は、デジタル・テレテ
キスト・デコーダに使用するよう設計されているが、サ
ンプル信号からゼロ交差を検出すべきいかなる適切な分
野にも用いることができること明らかである。

本発明は、上述した実施例に限定されず、種々の変更
を加えうること勿論である。

【図面の簡単な説明】

第１図は、本発明の説明に供するサンプルアナログ信号
を正弦波形で示す線図、第２図は、第１図の一部を詳細に示す線図、第３図は、本発明によるゼロ交差点検出器の一例を示す
ブロック線図、第４図は、第３図に示すゼロ交差点検出器の他の例を示
すブロック線図である。 G1,G2……排他的ORゲートＡ……加算器Ｄ……２分割回路 M1,M2……マルチプレクサ

Claims

(57)【特許請求の範囲】

【請求項１】アナログ信号の順次のサンプルで動作しう
るゼロ交差点検出器において、このゼロ交差点検出器
は、２つの順次のサンプルの平均値に相当する第１出力を生
成する手段と、前記２つの順次のサンプルの一方と前記第１出力との符
号を比較してゼロ交差の位置に関する第１評価を生成す
る手段と、前記第１出力と前記２つの順次のサンプルのうちの選択
された一方との平均値に相当する第２出力を生成する手
段と、前記第２出力と、前記２つの順次のサンプルの当該一方
か又は前記第１出力のいずれか選択された一方との符号
を比較してゼロ交差の位置に関する第２評価を生成する
手段と、を備え、前記第１評価及び前記第２評価は、当該ゼロ交差点の位
置を実質的に規定するようになっている、ことを特徴とするゼロ交差点検出器。
【請求項２】請求項１に記載のゼロ交差点検出器におい
て、前記２つの順次のサンプルの符号を比較し、当該符
号が異なるときに、ゼロ交差の存在があったことを示す
出力を生成する手段を備えていることを特徴とするゼロ
交差点検出器。
【請求項３】請求項１又は２に記載のゼロ交差点検出器
において、前記第１出力を生成する手段及び前記第２出
力を生成する手段は、各々が加算器とこの加算器の出力
を２等分する手段とを備えることを特徴とするゼロ交差
点検出器。
【請求項４】請求項1,2又は３に記載のゼロ交差点検出
器において、前記２つの順次のサンプルが供給され、前
記第１評価による制御の下で前記２つの順次のサンプル
のうち当該選択された一方を生成するマルチプレクサ手
段を備えていることを特徴とするゼロ交差点検出器。
【請求項５】請求項４に記載のゼロ交差点検出器におい
て、前記マルチプレクサ手段は、前記第１評価による制御の
下で各々動作する２つのマルチプレクサを備え、前記マルチプレクサの一方には、前記２つの順次のサン
プルの一方と前記第１出力とが供給され、前記マルチプ
レクサの他方には、前記２つの順次のサンプルの他方と
前記第１出力とが供給され、前記マルチプレクサの出力は、前記第２出力を生成する
手段に供給される、ことを特徴とするゼロ交差点検出
器。
【請求項６】請求項４に記載のゼロ交差点検出器におい
て、前記マルチプレクサ手段は、前記第１評価による制
御の下で動作する第１マルチプレクサを備え、前記第１
マルチプレクサには前記２つの順次のサンプルが供給さ
れ、前記第２出力を生成する手段には、前記第１マルチ
プレクサの出力と前記第１出力とが供給されることを特
徴とするゼロ交差点検出器。
【請求項７】請求項６に記載のゼロ交差点検出器におい
て、前記第２評価を生成する手段は、前記第１評価によ
る制御の下で前記第１出力の符号又は前記第１マルチプ
レクサからの出力の符号を選択するよう動作しうる他の
マルチプレクサを有し、前記第２評価は、前記他のマル
チプレクサの出力と前記第２出力の符号とに応じて生成
されることを特徴とするゼロ交差点検出器。
【請求項８】請求項１ないし８のうちいずれか１つに記
載のゼロ交差点検出器において、前記順次のサンプルが
２の補数の形態をしており、その最上位ビットがそれぞ
れのサンプルの符号に対応することを特徴とするゼロ交
差点検出器。
【請求項９】請求項８に記載のゼロ交差点検出器におい
て、前記第１評価を生成する手段及び前記第２評価を生
ずる前記手段は、各々が排他的ORゲートを有しているこ
とを特徴とするゼロ交差点検出器。
【請求項１０】アナログ信号の順次のサンプル間で生ず
るゼロ交差を検出する方法において、２つの順次のサンプルの平均値に相当する第１出力を発
生するステップと、前記２つの順次のサンプルの一方と前記第１出力との符
号を比較することによりゼロ交差の位置に関する第１評
価を発生するステップと、前記第１出力と前記２つの順次のサンプルのうち選択し
た一方との平均値に相当する第２出力を発生するステッ
プと、前記第２出力と、前記２つの順次のサンプルのうちの当
該一方か又は前記第１出力のいずれか選択された一方と
の符号を比較することによりゼロ交差の位置に関する第
２評価を発生し、前記第１及び第２評価からゼロ交差の
位置をほぼ決定するステップと、を備えていることを特徴とするゼロ交差点検出方法。
【請求項１１】請求項10に記載のゼロ交差点検出方法に
おいて、さらに、前記２つの順次のサンプルの符号を比
較し、これら符号が異なるときに、ゼロ交差の存在があ
ったことを示す出力を生成することを特徴とするゼロ交
差点検出方法。