JP3203209B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP3203209B2
JP3203209B2 JP19756697A JP19756697A JP3203209B2 JP 3203209 B2 JP3203209 B2 JP 3203209B2 JP 19756697 A JP19756697 A JP 19756697A JP 19756697 A JP19756697 A JP 19756697A JP 3203209 B2 JP3203209 B2 JP 3203209B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
island
bridge
bonding
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP19756697A
Other languages
English (en)
Other versions
JPH1140741A (ja
Inventor
公 落合
誠 坪野谷
和美 恩田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP19756697A priority Critical patent/JP3203209B2/ja
Publication of JPH1140741A publication Critical patent/JPH1140741A/ja
Application granted granted Critical
Publication of JP3203209B2 publication Critical patent/JP3203209B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements

Landscapes

  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体チッ
プがアイランドに平面的に配列された半導体装置に関す
る。
【０００２】
【従来の技術】近年、モールド型半導体チップが高機能
に成って来ており、複数の半導体チップを１パッケージ
化するものが開発されている。この技術として例えば、
特開平５−１２１６４５号公報の従来例がある。これ
は、図３に示すように、第１の半導体チップ１および第
２の半導体チップ２が１つのリードフレームの１つのア
イランド３に固着されている。第１および第２の半導体
チップ１，２のボンディングパッド４、５とリード６の
先端が金属細線７により実現され、全体が樹脂で封止さ
れている。そして第１の半導体チップ１と第２の半導体
チップとの間の接続は、ボンディングパッド７、８の間
を金属細線９により接続されている。
【０００３】
【発明が解決しようとする課題】金属細線による電気的
接続は、一般にワイヤボンデイングにより実現され、一
端はボールボンデイング、他端はステッチボンディング
により実現されている。またステッチボンディングは、
金属細線をキャピラリーチップ（ボンディングツール）
で強く押さえ、力で引きちぎるため、ステッチボンディ
ング下の部分には直接キャピラリーチップがぶつかりス
トレスが加わる。リード６とボンディングパッド５との
間は、リード側をステッチボンディング、ボンディング
パッド側をボールボンデイングにすれば、半導体チップ
にはストレスが加わりにくいが、ボンディングパッド７
とボンディングパッド８との間は、どちらか一方は、必
ずステッチボンディングとなり、どちらか一方の半導体
チップのボンディングパッドにストレスが加わる。最近
は、ボンディングパッドの下に保護ダイオード等の半導
体素子が組み込まれるため、このストレスにより半導体
装置自身が不良になったり、ボンディングパッド下の半
導体素子が破壊してしまう問題があった。
【０００４】
【課題を解決するための手段】本発明は、前述の課題に
鑑みてなされ、第１に、２つの半導体チップの間に位置
するアイランドに開口部を設け、この開口部にブリッヂ
を設け、半導体チップ側の接続はボールボンデイング
で、前記ブリッヂ側の接続はステッチボンディングで金
属細線をワイヤーボンディングする事で解決するもので
ある。
【０００５】つまりブリッヂを設けることで、半導体チ
ップ側のワイヤーボンディングは、ボールボンデイング
で接続することができる。第２に、ブリッヂは、アイラ
ンドをプレスして構成されるため、接着テープによりブ
リッヂを固定でき、良好なワイヤーボンディングが可能
となる。第３に、第１の半導体チップとこれよりも小さ
い第２の半導体チップを実装するもので、第１の解決手
段と同様に、２つの半導体チップの間に位置するアイラ
ンドに開口部を設け、この開口部にブリッヂを設け、半
導体チップ側の接続はボールボンデイングで、前記ブリ
ッヂ側の接続はステッチボンディングで金属細線をワイ
ヤーボンディングする事で解決するものである。
【０００６】第４に、ブリッヂを接着テープにより固定
することで解決するものである。第５に、第１の載置領
域の両側に対応するアイランド、第２の載置領域に対応
するアイランドに、第１の支持リード、第２の支持リー
ドおよび第３の支持リードを設けて解決するものであ
り、これによりアイランド自身の回転、またはネジレを
抑制している。
【０００７】第６に、第３の支持リードを封止樹脂内で
留め、その端部を幅広にし、この幅広部に接着テープを
貼り付けることで解決するもので、これにより、リード
の支持を可能とし、更には封止樹脂から外部へ導出され
る外部リードの本数の向上、またはリード幅の向上が実
現できる。第７に、幅広部と前記アイランドとの間の第
３の支持リードを細くすることで解決するものであり、
折り曲げ加工を容易にしている。
【０００８】
【発明の実施の形態】以下に本発明の第１の実施の形態
を図１を参照しながら詳細に説明する。図中、５０、５
１は第１と第２の半導体チップを示している。第１と第
２の半導体チップ５０、５１のシリコン表面には、前工
程において各種の能動、受動回路素子が形成され、更に
はチップの周辺部分に外部接続用のボンディングパッド
５２、５３が形成されている。そのボンディングパッド
５２、５３を被覆するようにシリコン窒化膜、シリコン
酸化膜、ポリイミド系絶縁膜などのパッシベーション皮
膜が形成され、ボンディングパッド５２、５３の上部は
電気接続のために開口されている。
【０００９】第１の半導体チップ５０、５１はリードフ
レームのアイランド５４上に接着材によりダイボンドさ
れ、半導体チップ５０、５１表面のボンディングパッド
５２、５３には、金線等のボンディングワイヤ５５の一
端がボールボンデイングでワイヤボンドされており、ボ
ンディングワイヤ５５の他端は外部導出用のリードの先
端部にステッチボンディングでワイヤボンドされてい
る。
【００１０】一方、第１の半導体チップ５０と第２の半
導体チップ５１との接続は、以下の構成でなっている。
まず両半導体チップ５０、５１との間に対応するアイラ
ンド５４には、開口部５６が設けられ、この中には、必
要な本数だけアイランド状のブリッヂ５７が設けられて
いる。このブリッヂ５７は、ワイヤーボンディングが実
現できる導電手段で有れば良く、銅、Ａｌ等の金属板、
表面に導電材料が被着された絶縁基板等が考えられる。
【００１１】本実施例では、アイランド５４と一体のブ
リッヂ５７をリードフレームの形成時に同時に形成して
おき、図１のように接着テープ５８を貼った後に、アイ
ランド５４から切り離せばよい。本発明は、このブリッ
ヂ５７とボンディングパッド５３との接続に於いて、半
導体チップ５０、５１側のボンディングパッド５３をボ
ールボンデイングで行い、ブリッヂ５７側をステッチボ
ンディングで行うことに特徴を有する。
【００１２】金属細線によるワイヤボンデイングは、一
端はボールボンデイング、他端はステッチボンディング
により実現されている。特にステッチボンディングは、
金属細線をキャピラリーチップで強く押さえ、力で引き
ちぎるため、ステッチボンディング下の部分にはストレ
スが加わるが、ブリッヂ５７側をステッチボンディング
とし半導体チップ側をボールボンドとしたため、この半
導体チップのボンディングパッド下に加わるストレスを
抑制することができる。従ってボンディングパッド下の
半導体素子の劣化を抑制することができる。
【００１３】半導体チップ５０、５１、アイランド５４
の近傍まで延在される複数のリード５９の先端部、およ
びワイヤ５５を含む主要部は、一点鎖線の如くエポキシ
系の熱硬化樹脂５８でモールドされ、パッケージ化され
る。ここで一点鎖線で示す封止樹脂６０の外部に導出さ
れたリード５９は一端下方に曲げられている。また半導
体チップ５０、５１を搭載するアイランド５４は、チッ
プとリード５９のボンディングパッド面が実質同一面と
なるように段付けが行われている。また支持リード６１
が封止樹脂６０から露出している部分は、カットされて
いる。
【００１４】続いて、第２の実施の形態について図２を
参照して説明する。ここで第２の半導体チップ５１は、
ＣＣＤからの信号を処理する第２のＩＣで、第１の半導
体チップ５０は、この第２のＩＣの出力を処理する映像
信号処理用の第１のＩＣである。また回路の関係上、第
２の半導体チップ５１は、そのサイズが第１の半導体チ
ップ５０よりも小さく形成され、アイランド５４Ａの右
側辺の一部から突出してている。
【００１５】従ってアイランド５４は、第１の半導体チ
ップ５０が搭載される第１のアイランド５４Ａと第２の
半導体チップ５１が搭載される第２のアイランド５４Ｂ
が一体となって形成されている。第１のアイランド５４
Ａには、左右の側辺に支持リード６１Ａ、６１Ｂが延在
されているが、支持リード６１Ａ、６１Ｂが対象に配置
されていないため、アイランド６１がトランスファーモ
ールドの際にネジレを発生する恐れがあるため、第２の
アイランド５４Ｂの右側辺に第３の支持リード６１Ｃを
配置した。この支持リード６１Ｃは、ほかの支持リード
と同様に封止樹脂６０から外部へ導出されても良いが、
外部へ導出されるリードの本数が考慮され封止樹脂６０
内で留まっている。従ってこの支持リード６１Ｃの固定
のために、接着テープ５８Ｂがほかのリード５９・・・
と一緒に貼り付けられている。また支持リード６１Ｃ
は、接着性が考慮され幅広部７０が形成され、支持リー
ドは、第１の実施の形態と同様に、アイランドが下方に
成るように折り曲げられるため、その作業をしやすいよ
うに第２のアイランド５４Ｂと幅広部７０との間は二股
に分けられ、支持リード自身を細く形成している。図面
で示す斜線部は、プレスによりアイランドを下方に折り
曲げられる部分である。
【００１６】また開口部５６は、第１の実施の形態同
様、第１の半導体チップと第２の半導体チップの間に設
けられればよい。従って第１のアイランド５４Ａ側でも
良いが、効率を考えどちらかと言えば、第２のアイラン
ド５４Ｂ側に設けられている。しかもブリッヂ５７を固
定するために接着テープ５８Ａが貼られている。本発明
は、前述の実施の形態同様、このブリッヂ５７とボンデ
ィングパッド５３との接続に於いて、半導体チップ５
０、５１側のボンディングパッド５３をボールボンデイ
ングで行い、ブリッヂ５７側をステッチボンディングで
行うことに特徴を有する。
【００１７】
【発明の効果】以上に説明した通り、本発明によれば、
第１に、２つの半導体チップの間に位置するアイランド
に開口部を設け、この開口部にブリッヂを設け、半導体
チップ側の接続はボールボンデイングで、前記ブリッヂ
側の接続はステッチボンディングで金属細線をワイヤー
ボンディングする事で、ボンディングパッド下の半導体
素子の劣化を防止することができる。しかもチップとチ
ップの接続は、１本の金属細線から２本の金属細線に分
割したため、ボンデイングの際にこの金属細線の高さを
低くすることができる。従って、封止樹脂の厚みを薄く
することもできる。
【００１８】第２に、ブリッヂを、リードフレームの形
成時に同時に形成するため、ブリッヂを簡単にプレスで
分離でき、また接着テープによりブリッヂを固定できる
ため、良好なワイヤーボンディングが可能となる。第３
に、第１の半導体チップとこれよりも小さい第２の半導
体チップを実装するもので、第１の解決手段と同様に、
２つの半導体チップの間に位置するアイランドに開口部
を設け、この開口部にブリッヂを設け、半導体チップ側
の接続はボールボンデイングで、前記ブリッヂ側の接続
はステッチボンディングで金属細線をワイヤーボンディ
ングする事で、ボンディングパッド下の半導体素子劣化
を防止できる。
【００１９】第４に、第１の載置領域の両側に対応する
アイランド、第２の載置領域に対応するアイランドに、
第１の支持リード、第２の支持リードおよび第３の支持
リードを設けることで、アイランド自身の回転、または
ネジレを抑制できる。第５に、第３の支持リードを封止
樹脂内で留め、その端部を幅広にし、この幅広部に接着
テープを貼り付けることで解決するもので、これによ
り、リードの支持を可能とし、更には封止樹脂から外部
へ導出される外部リードの本数の向上、またはリード幅
の向上が実現できる。
【００２０】第７に、幅広部と前記アイランドとの間の
第３の支持リードを細くすることで、折り曲げ加工を容
易にすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するための半
導体装置の平面図である。
【図２】本発明の第２の実施の形態を説明するための半
導体装置の平面図である。
【図３】従来例の半導体装置を説明するための平面図で
ある。
フロントページの続き (56)参考文献 特開 平７−50384（ＪＰ，Ａ) 特開 平８−264596（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/04

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の半導体チップを固着するアイランド
    と、 少なくとも前記アイランドの一側辺の近傍まで延在され
    た複数のリードと、 前記アイランドに固着される少なくとも２つの半導体チ
    ップと、 前記２つの半導体チップと前記リードを電気的に接続す
    る第１の金属細線と、 前記２つの半導体チップの間に位置するアイランドに設
    けられた開口部と、 前記開口部に設けられ、前記一方の半導体チップから他
    方の半導体チップへ向かうボンディング可能なブリッヂ
    と、 前記半導体チップと前記ブリッヂとの間に設けられ、半
    導体チップ側の接続はボールボンディングで、前記ブリ
    ッヂ側の接続はステッチボンディングで実現される金属
    細線とを有し、 前記ブリッヂは、前記アイランドをプレスして構成さ
    れ、前記開口部の一方の側辺から他方の側辺に延在され
    る接着テープにより固定されることを特徴とした半導体
    装置。
  2. 【請求項２】ボンディングパッドを有した第１の半導体
    チップと、 ボンディングパッドを有し、前記第１の半導体チップよ
    りも小さい第２の半導体チップと、 前記第１の半導体チップが載置された略同一サイズの第
    １の載置領域と、前記第１の載置領域から突出して一体
    化され第２の半導体チップが載置された第２の載置領域
    を有するアイランドと、 前記第１の半導体チップと前記第２の半導体チップとの
    間に位置する前記アイランドに設けられた開口部と、 前記開口部に設けられたボンディング可能なブリッヂ
    と、 前記第１の半導体チップと前記ブリッヂまたは第２の半
    導体チップとブリッヂとの間に設けられ、半導体チップ
    側の接続はボールボンディングで、前記ブリッヂ側の接
    続はステッチボンディングで実現される金属細線とを有
    し、 前記ブリッヂは、前記アイランドをプレスして構成さ
    れ、前記開口部の一方の側辺から他方の側辺に延在され
    る接着テープにより固定されることを特徴とした半導体
    装置。
JP19756697A 1997-07-23 1997-07-23 半導体装置 Expired - Fee Related JP3203209B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP19756697A JP3203209B2 (ja) 1997-07-23 1997-07-23 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP19756697A JP3203209B2 (ja) 1997-07-23 1997-07-23 半導体装置

Publications (2)

Publication Number Publication Date
JPH1140741A JPH1140741A (ja) 1999-02-12
JP3203209B2 true JP3203209B2 (ja) 2001-08-27

Family

ID=16376641

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19756697A Expired - Fee Related JP3203209B2 (ja) 1997-07-23 1997-07-23 半導体装置

Country Status (1)

Country Link
JP (1) JP3203209B2 (ja)

Also Published As

Publication number Publication date
JPH1140741A (ja) 1999-02-12

Similar Documents

Publication Publication Date Title
US5770888A (en) Integrated chip package with reduced dimensions and leads exposed from the top and bottom of the package
US6528353B2 (en) Chip stack-type semiconductor package and method for fabricating the same
US5357139A (en) Plastic encapsulated semiconductor device and lead frame
JPH08116016A (ja) リードフレーム及び半導体装置
JPH06105721B2 (ja) 半導体装置
US6297545B1 (en) Semiconductor device
JP3540793B2 (ja) 樹脂封止型半導体装置及びその製造方法
JPH10335368A (ja) ワイヤボンディング構造及び半導体装置
JP3203209B2 (ja) 半導体装置
JP2908350B2 (ja) 半導体装置
JPH11354710A (ja) 半導体装置
JPH10335366A (ja) 半導体装置
JPH07101698B2 (ja) 樹脂封止型半導体装置の製造方法
JP3702152B2 (ja) 半導体装置
JP3356566B2 (ja) 半導体パッケージ及びその実装方法
JP2758677B2 (ja) 半導体装置及びその製造方法
JP2001332684A (ja) 樹脂封止型半導体装置及びその製造方法
JP3406147B2 (ja) 半導体装置
JPH0529528A (ja) 半導体集積回路装置およびそれに用いるリードフレーム
JPH08279575A (ja) 半導体パッケージ
JPH10125850A (ja) リードフレーム、半導体装置およびその製造方法
JP3358697B2 (ja) 半導体パッケージ
JP2681145B2 (ja) 樹脂封止半導体装置
JP3349465B2 (ja) 半導体装置
JP2968769B2 (ja) 樹脂封止型半導体装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080622

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090622

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090622

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100622

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110622

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110622

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120622

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120622

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130622

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees