JP3196683U - 半導体モジュール - Google Patents

Abstract

【課題】インダクタンスの低減が可能な半導体モジュールを提供する。【解決手段】一形態に係る半導体モジュール１は、基板３０に搭載される第１及び第２トランジスタ１０，２０とケース５０と第１〜第３主端子４１〜４３とを備え、第１トランジスタの第２主電極１２と第２トランジスタの第３主電極２３とは電気的に接続され、第１及び第２主端子の一端は、第１トランジスタの第１主電極１３及び第２トランジスタの第４主電極２２に電気的に接続され、第３主端子の一端は、第２主電極及び第３主電極に電気的に接続され、第１〜第３主端子のうち第１〜第３導出部４１１，４２１，４３１が基準面Ｐに対して平行に折り曲げられた状態において、基準面に対する、第１〜第３導出部の上面の高さＨ１〜Ｈ３のうち少なくとも一つの高さが、他の高さと異なっている。【選択図】図２

Description

本考案は、半導体モジュールに関する。

半導体モジュールの一例として、特許文献１に開示されているように、直列接続されたトランジスタを含む半導体回路と、半導体回路を搭載する基板と、基板に搭載された半導体回路を収容する樹脂ケースとを備えた半導体モジュールが知られている。半導体回路の一例は、インバータ回路といった電力変換回路である。このような半導体モジュールでは、樹脂ケース内の上記半導体回路に正及び負の電圧を印可するための２つの主端子と共に、半導体回路から出力電圧を取り出すための主端子が樹脂ケースから外部に引き出されている。これらの３つの主端子のうちケース外部に導出された部分は、半導体モジュールの使用時には、ケース上面に沿って折り曲げられている。

特許第４０８９１４３号公報

特許文献１に記載されているように、樹脂ケースから引き出された３つの主端子の高さ（例えば、基板表面からの高さ）は同じである。そのため、半導体回路においてインダクタンスが増加する傾向にあった。

そこで、本考案は、インダクタンスの低減が可能な半導体モジュールを提供することを目的とする。

本考案の一側面に係る半導体モジュールは、基板と、基板に搭載される第１トランジスタであって、第１主電極、第２主電極及び制御電極を有する第１トランジスタと、基板に搭載される第２トランジスタであって、第３主電極、第４主電極及び制御電極を有する第２トランジスタと、基板に搭載された第１及び第２トランジスタを収容するケースと、板状の第１〜第３主端子と、を備え、第２主電極と第３主電極とは、電気的に接続されており、第１主端子の一端は、ケース内において第１主電極に電気的に接続されており、第２主端子の一端は、ケース内において第４主電極に電気的に接続されており、第３主端子の一端は、ケース内において第２主電極及び第３主電極に電気的に接続されており、第１〜第３主端子は、ケースから外部に導出された第１〜第３導出部を有し、第１〜第３導出部が基板の板厚方向に直交する基準面に対して平行に折り曲げられた状態において、基準面に対する、第１〜第３導出部それぞれの上面の高さのうち少なくとも一つの高さが、他の高さと異なっている。

本考案によれば、インダクタンスの低減が可能な半導体モジュールを提供できる。

図１は、一形態に係る半導体モジュールを模式的に示した斜視図である。 図２は、図１のＩＩ―ＩＩ線に沿った断面構成の模式図である。 図３は、図１に示した半導体モジュールが有する、第１及び第２トランジスタを搭載した絶縁基板の一例の平面図である。 図４は、図１に示した半導体モジュールの等価回路を示す図面である。 図５は、他の形態に係る半導体モジュールを模式的に示した斜視図である。 図６は、図５のＶＩ−ＶＩ線に沿った断面構成の模式図である。 図７は、図５のＶＩＩ−ＶＩＩ線に沿った断面構成の模式図である。 図８は、図５に示した半導体モジュールが有する、第１及び第２トランジスタを搭載した絶縁基板の一例の平面図である。

［本願考案の実施形態の説明］
最初に、本願考案の実施形態の内容を列記して説明する。（１）本考案の一側面に係る半導体モジュールは、基板と、基板に搭載される第１トランジスタであって、第１主電極、第２主電極及び制御電極を有する第１トランジスタと、基板に搭載される第２トランジスタであって、第３主電極、第４主電極及び制御電極を有する第２トランジスタと、基板に搭載された第１及び第２トランジスタを収容するケースと、板状の第１〜第３主端子と、を備え、第２主電極と第３主電極とは、電気的に接続されており、第１主端子の一端は、ケース内において第１主電極に電気的に接続されており、第２主端子の一端は、ケース内において第４主電極に電気的に接続されており、第３主端子の一端は、ケース内において第２主電極及び第３主電極に電気的に接続されており、第１〜第３主端子は、ケースから外部に導出された第１〜第３導出部を有し、第１〜第３導出部が基板の板厚方向に直交する基準面に対して平行に折り曲げられた状態において、基準面に対する、第１〜第３導出部それぞれの上面の高さのうち少なくとも一つの高さが、他の高さと異なっている。

上記構成では、ケース内に収容された第１及び第２トランジスタは直列接続されていることになる。そして、第１主電極に第１主端子が電気的に接続され、第４主電極に第２主端子が電気的に接続されている。第２主電極及び第３主電極は第３主端子に電気的に接続されていることから、第１及び第２トランジスタの接続部に第３主端子が接続されていることになる。第１〜第３主端子の第１〜第３導出部はケース外部に位置するので、第１〜第３主端子を利用して第１及び第２トランジスタに電力を供給可能であると共に、例えば、第１及び第２トランジスタの制御電極に供給される制御信号に応じた出力電圧を取り出すことも可能である。

半導体モジュールを使用する際等には、第１〜第３導出部は基板の板厚方向に直交する面に平行に折り曲げられる。このように第１〜第３導出部が折り曲げられた状態で、上記基準面に対する、第１〜第３導出部それぞれの上面の高さのうち少なくとも一つの高さは、他の高さと異なっている。これにより、第１〜第３導出部の少なくとも一つの導出部は短くなるので、半導体モジュールにおけるインダクタンスを低減できる。

以下では、折り曲げられた第１〜第３導出部の基準面に対する高さを、単に、第１〜第３導出部の高さと称する場合もある。

（２）一形態において、第１〜第３主端子は、第１主端子、第２主端子及び第３主端子の順に配置されており、基準面に対する、第１及び第３導出部の上面の高さが、第２導出部の上面の高さより低くてもよい。

第１〜第３主端子がこの順に配置されており且つ第１〜第３導出部の基準面に対する高さが同じであると、例えば、第１主端子を介して、第１トランジスタの第１主電極に正電圧を印加し、第２主端子を介して第２トランジスタの第４主電極に負電圧を印加して、半導体モジュールを駆動した際、第１主端子から第３主端子に流れる電流経路のインダクタンスが増加することになる。これに対して、上記構成では、第１トランジスタの第１主電極に電気的に接続される第１主端子と、第１トランジスタ及び第２トランジスタの接続部に電気的に接続される第３主端子とを短くすることができることから、第１主端子から第３主端子に流れる電流経路のインダクタンスを低減できる。また、上記構成では、第１〜第３導出部において隣接する導出部の高さが異なるので、隣接する導出部の沿面距離及び空間距離を確保できる。換言すれば、隣接する導出部の絶縁距離を確保できる。

（３）一形態において、第１及び第２主端子は対向配置されており、第３主端子は、第１及び第２主端子の配置方向に対して側方に位置すると共に、配置方向において、第１及び第２主端子の間に配置されていてもよい。

このような構成では、第１〜第３主端子をより省スペースに配置でき、結果として、半導体モジュールの小型化を図ることができる。

（４）一形態において、第３主端子は、上記配置方向において、第１及び第２主端子間の中央に位置してもよい。この場合、半導体モジュールを駆動した際に、第１主端子から第３主端子に流れる電流経路におけるインダクタンスと、第３主端子から第２主端子に流れる電流経路におけるインダクタンスとが等しくなりやすい。

（５）一形態において、上記配置方向において第１及び第２導出部の間に配置方向と交差する方向に延びる溝がケースに形成されていてもよい。この場合、第１及び第２導出部の間の沿面距離を確保可能である。

（６）一形態において、上記第１主電極は、ドレイン又はコレクタ電極であり、前記第２主電極は、ソース又はエミッタ電極であり、前記制御電極は、ゲート電極であってもよい。

（７）一形態において、上記基準面は、ケースの底面であってもよい。

［本願考案の実施形態の詳細］
本考案の実施形態に係る半導体モジュールの具体例を、以下に図面を参照しつつ説明する。本考案はこれらの例示に限定されるものではなく、実用新案登録請求の範囲によって示され、実用新案登録請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。図面を参照して本考案の実施形態について説明する。図面の説明において、同一要素には同一符号を付し、重複する説明を省略する。図面の寸法比率は、説明のものと必ずしも一致していない。

図１〜図３に示したように、半導体モジュール１は、複数（図３では２つ）の第１トランジスタ１０と、複数（図３では２つ）の第２トランジスタ２０と、絶縁基板３０と、第１主端子４１、第２主端子４２及び第３主端子４３と、ケース５０とを備えている。図２において、絶縁基板３０の断面は、図３におけるＩＩＩ−ＩＩＩ線に沿った断面に対応する。

図３に示したように、複数の第１及び第２トランジスタ１０，２０を備えた形態について説明するが、第１及び第２トランジスタ１０，２０の数は１以上であればよい。

一形態において、半導体モジュール１は、例えば、モータ及び電力変換装置などに適用されるパワー半導体モジュールである。半導体モジュール１の一例は、インバータ回路である。

説明のために、図１に示したように、絶縁基板３０の板厚方向をＺ方向と称し、Ｚ方向に直交する２つの方向をＸ方向及びＹ方向と称す場合もある。Ｘ方向及びＹ方向は互いに直交する。

半導体モジュール１では、第１及び第２トランジスタ１０，２０がケース５０内部に収容されており、第１及び第２トランジスタ１０，２０と電気的に接続される第１〜第３主端子４１，４２，４３がケース５０の外部に導出されている。

第１〜第３主端子４１，４２，４３は板状の導電部材（導電板）であり、例えば、バスバーである。第１〜第３主端子４１〜４３において、ケース５０から導出されている第１〜第３導出部４１１，４２１，４３１には、第１〜第３主端子４１〜４３に外部接続端子を接続するために、ボルトの挿通孔４１ａ，４２ａ，４３ａが形成されている。

図１では、第１〜第３主端子４１，４２，４３が、絶縁基板３０の板厚方向（Ｚ方向）に直交する基準面Ｐに平行に折り曲げられた状態を図示している。基準面Ｐは、例えば、絶縁基板３０の板厚方向（Ｚ方向）に直交する面であれば特に限定されない。基準面Ｐについては、後ほど詳述する。

図２及び図３に示したように、第１及び第２トランジスタ１０，２０は、絶縁基板３０の表面３０ａ上に搭載されている。トランジスタの例は、ＭＯＳ−ＦＥＴ（metal-oxide-semiconductor field-effect transistor）及び絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor、IGBT）を含む。トランジスタに含まれる半導体の例は、Ｓｉ及びワイドバンドギャップ半導体を含む。ワイドバンドギャップ半導体の例は、ＳｉＣ、ＧａＮ及びダイアモンドを含む。以下、特に断らない限り、第１及び第２トランジスタ１０，２０は、ＭＯＳ−ＦＥＴである。

第１トランジスタ１０は、表面にゲート電極（制御電極）１１及びソース電極（第２主電極）１２と、裏面にドレイン電極（第１主電極）１３とが形成された縦型トランジスタである。同様に、第２トランジスタ２０は、表面にゲート電極（制御電極）２１及びソース電極（第４主電極）２２と、裏面にドレイン電極（第３主電極）２３とが形成された縦型トランジスタである。図２及び図３では、第１及び第２トランジスタ１０，２０を模式的に示している。第１及び第２トランジスタ１０，２０が上記のように縦型トランジスタである形態について説明するが、第１及び第２トランジスタ１０，２０は縦型に限定されない。

絶縁基板３０の材料の例は、ＡｌＮ、ＳｉＮ及びＡｌ_２Ｏ_３を含む。絶縁基板３０の表面３０ａには、配線パターン６０が形成されている。配線パターン６０の材料の例は銅である。第１及び第２トランジスタ１０，２０は、配線パターン６０に導線を介して電気的に接続されている。導線の例は、ワイヤ及びリボンを含むが、以下では導線としてワイヤを例示して説明する。

一形態において、絶縁基板３０の表面３０ａは、第１基板領域３１ａ及び第２基板領域３１ｂを含み得る。第１基板領域３１ａには、配線パターン６０として、ゲートパターン６１ａ、ソースパターン６２ａ、ドレインパターン６３ａが設けられている。ドレインパターン６３ａ上には、ドレイン電極１３が電気的に接続するように、第１トランジスタ１０が搭載されている。第１トランジスタ１０のゲート電極１１は、ワイヤを介して、ゲートパターン６１ａに接続されており、ソース電極１２は、別のワイヤを介して、ソースパターン６２ａに接続されている。

ゲートパターン６１ａは、ワイヤを介して補助パターン６４ａに接続されている。ソースパターン６２ａは、ワイヤを介して、補助パターン６４ｂに接続されている。ドレインパターン６３ａは、絶縁基板３０の縁部（図３では、長手方向に延びる縁部）３２ａに設けられた第１主端子用パターン６５ａに、ワイヤを介して接続されている。

補助パターン６４ａ，６４ｂ及び第１主端子用パターン６５ａも配線パターン６０の一部を構成している。

一形態において、ドレインパターン６３ａ上には、カソード電極７１が電気的に接続されるように、少なくとも一つのダイオード７０が搭載されていてもよい。この場合、ダイオード７０のアノード電極７２は、ワイヤを介して、ソースパターン６２ａに接続される。ダイオード７０の例は、ショットキーバリアダイオードである。このような接続形態では、ダイオード７０は、ドレインパターン６３ａ上に搭載された第１トランジスタ１０に対して還流ダイオードとして機能する。

第２基板領域３１ｂにも、配線パターン６０として、ゲートパターン６１ｂ、ソースパターン６２ｂ、ドレインパターン６３ｂが設けられている。ドレインパターン６３ｂ上には、ドレイン電極２３が電気的に接続するように、第２トランジスタ２０が搭載されている。第２トランジスタ２０のゲート電極２１は、ワイヤを介して、ゲートパターン６１ｂに接続されており、ソース電極２２は、別のワイヤを介して、ソースパターン６２ｂに接続されている。

ゲートパターン６１ｂは、ワイヤを介して補助パターン６４ｃに接続されている。ソースパターン６２ｂは、ワイヤを介して、補助パターン６４ｄに接続されると共に、別のワイヤを介して絶縁基板３０の縁部３２ａに設けられた第２主端子用パターン６５ｂに接続されている。ドレインパターン６３ｂは、ワイヤを介して、ソースパターン６２ａに接続されると共に、別のワイヤを介して、絶縁基板３０の縁部３２ａに設けられた第３主端子用パターン６５ｃに接続されている。

補助パターン６４ｃ，６４ｄと、第２及び第３主端子用パターン６５ｂ，６５ｃも配線パターン６０の一部を構成している。

一形態において、ドレインパターン６３ｂ上には、カソード電極７１が電気的に接続されるように、少なくとも一つのダイオード７０が搭載されていてもよい。この場合、ダイオード７０のアノード電極７２は、ワイヤを介して、ソースパターン６２ｂに接続される。このような接続形態では、ドレインパターン６３ｂ上のダイオード７０は、第２トランジスタ２０に対して還流ダイオードとして機能する。

第１〜第３主端子用パターン６５ａ，６５ｂ，６５ｃは、縁部３２ａに沿って、第３主端子用パターン６５ｃ、第２主端子用パターン６５ｂ及び第１主端子用パターン６５ａの順に配置されている。第１〜第３主端子用パターン６５ａ，６５ｂ，６５ｃにはそれぞれ、第１〜第３主端子４１，４２，４３の一端が、例えば、ハンダ又は導電性接着剤で接合されている。図３では、説明のために、第１〜第３主端子用パターン６５ａ，６５ｂ，６５ｃ上に対応する第１〜第３主端子４１〜４３を接合した状態において、絶縁基板３０をＺ方向からみた場合における第１〜第３主端子４１，４２，４３を模式的に示している。

第１〜第３主端子４１〜４３は、絶縁基板３０の板厚方向（Ｚ方向）に延在するように、第１〜第３主端子用パターン６５ａ，６５ｂ，６５ｃ上に設けられている。安定して第１〜第３主端子４１，４２，４３を第１〜第３主端子用パターン６５ａ，６５ｂ，６５ｃに接合するために、第１〜第３主端子４１，４２，４３の絶縁基板３０側の端部は、Ｌ字状に折り曲げられていてもよい。第１〜第３主端子４１〜４３は、第１〜第３主端子４１〜４３におけるＺ方向に延在する部分の板厚方向が、第１〜第３主端子４１〜４３の配置方向（図３において、縁部３２ａの延在方向）に略直交するように、第１〜第３主端子用パターン６５ａ，６５ｂ，６５ｃ上に設けられている。

上記絶縁基板３０上の構成では、複数の第１トランジスタ１０は並列接続されており、複数の第２トランジスタ２０は並列接続されている。そして、並列接続された複数の第１トランジスタ１０と、並列接続された第２トランジスタ２０とが直列接続されている。また、第１主端子４１は、第１主端子用パターン６５ａ及びドレインパターン６３ａを介して、第１トランジスタ１０のドレイン電極１３に電気的に接続されている。第２主端子４２は、第２主端子用パターン６５ｂ及びソースパターン６２ｂを介して、第２トランジスタ２０のソース電極２２に電気的に接続されている。第３主端子４３は、第３主端子用パターン６５ｃ、ドレインパターン６３ｂ及びソースパターン６２ａを介して、第２トランジスタ２０のドレイン電極２３及び第１トランジスタ１０のソース電極２２に電気的に接続されている。

図１及び図２に示したように、ケース５０は、枠体５１と、蓋体５２と、搭載板５３と、を有する。これら枠体５１及び蓋体５２は、例えば、熱硬化性樹脂又は熱可塑性樹脂を用いた成型により製造され得る。搭載板５３の材料の例は、銅といった金属である。搭載板５３は、放熱板として機能してもよい。

枠体５１は、台部５１１と、側壁５１２と、端子支持部５１３とを有する。一形態において、台部５１１、側壁５１２及び端子支持部５１３は、一体的に成形されている。台部５１１は、枠状を呈しており、絶縁基板３０の周囲を囲む。側壁５１２は、台部５１１の開口を画成する縁部から立設されており、４つの側壁５１２ａ，５１２ｂ，５１２ｃ，５１２ｄを有する。

端子支持部５１３は、側壁５１２ｂの外側の台部５１１上に設けられており、端子支持部５１３は、制御端子８１，８２，８３，８４を支持している。一形態において、制御端子８１〜８４は、その一部が端子支持部５１３にインサートされている。

各制御端子８１〜８４の一端は、端子支持部５１３から上方に突出していると共に、各制御端子８１〜８４の他端は、ケース５０の内面の段差部（ケース５０内側の台部５１１上）に露出するように設けられている。制御端子８１〜８４のそれぞれは、段部状に設けられた他端に、ワイヤを介して、補助パターン６４ａ、補助パターン６４ｂ、補助パターン６４ｃ及び補助パターン６４ｄに接続されている。図２では、制御端子８１と、補助パターン６４ａとのワイヤによる接続例を模式的に図示している。

これにより、制御端子８１及び制御端子８３を利用して、第１トランジスタ１０のゲート電極１１及び第２トランジスタ２０のゲート電極２１に第１及び第２トランジスタ１０，２０を制御する制御信号を入力可能になっている。更に、制御端子８２及び制御端子８４を利用して、第１及び第２トランジスタ１０，２０のソース電極１２，２２のソース電位を取得可能となっている。このように、取得し得るソース電位は、例えば、第１及び第２トランジスタ１０，２０を制御する制御信号の生成に利用され得る。

蓋体５２は、枠体５１の上部開口（側壁５１２ａ〜５１２ｄの上面で画成される開口）を閉じるように枠体５１に取り付けられ得る。この蓋体５２の上面には、第１〜第３主端子４１〜４３に対応して挿通孔５２ａ及びナット収容孔５２ｂが形成されている。

各挿通孔５２ａは、対応する第１〜第３主端子４１〜４３を、ケース５０内から引き出すための孔である。ナット収容孔５２ｂは、第１〜第３主端子４１〜４３の第１〜第３導出部４１１，４２１，４３１に外部接続端子をボルト及びナットで固定し、第１〜第３導出部４１１，４２１，４３１を基準面Ｐに平行に折り曲げた際に、ナットを収容する孔である。

第１〜第３導出部４１１，４２１，４３１を基準面Ｐに平行に折り曲げるとは、第１〜第３導出部４１１，４２１，４３１の上面４１１ａ，４２１ａ，４３１ａが基準面Ｐに平行になるように、第１〜第３導出部４１１，４２１，４３１を折り曲げるという意味である。一形態において、第１〜第３導出部４１１，４２１，４３１を基準面Ｐに平行に折り曲げることは、第１〜第３導出部４１１，４２１，４３１を蓋体５２の上面に沿って折り曲げることに対応する。

蓋体５２において、折り曲げられた第１及び第３導出部４１１，４３１と当接する領域は、折り曲げられた第２導出部４２１と当接する領域より薄肉となっている。換言すれば、蓋体５２において、第２導出部４２１と当接する領域は、第１及び第３導出部４１１，４３１と当接する領域に対して凸状を呈する。このような蓋体５２は、例えば、蓋体５２において第２導出部４２１と当接する部分を凸状に形成することで製造され得る。

半導体モジュール１は、例えば、次のようにして製造され得る。配線パターン６０が形成された絶縁基板３０上に第１及び第２トランジスタ１０，２０を搭載し、ワイヤを利用して所定の配線を施す。半導体モジュール１がダイオード７０を備える場合は、ダイオード７０も絶縁基板３０に搭載する。第１及び第２トランジスタ１０，２０が搭載された絶縁基板３０を、搭載板５３上に搭載する。絶縁基板３０を搭載する前又は搭載した後に、第１〜第３主端子４１，４２，４３を、対応する第１主端子用パターン６５ａ、第２主端子用パターン６５ｂ及び第３主端子用パターン６５ｃに、例えば、ハンダ又は導電性接着剤を利用して接続する。

その後、搭載板５３を、枠体５１の下部開口（台部５１１の下部開口）を塞ぐように、枠体５１に固定する。固定方法は、接着剤を利用しても良いし、或いは、ネジ止めでもよい。続いて、制御端子８１〜８４と対応する補助パターン６４ａ〜６４ｄとをワイヤによって接続する等の所定の配線を行う。その後、蓋体５２を枠体５１に取り付けることによって、半導体モジュール１が完成する。

半導体モジュール１を使用する際には、第１〜第３主端子４１〜４３及び各制御端子８１〜８４に、外部接続端子を接続する。第１〜第３主端子４１〜４３に外部接続端子を接続した後、第１〜第３主端子４１〜４３は、蓋体５２の上面に沿って折り曲げておく。従って、使用時に、第１〜第３主端子４１〜４３の第１〜第３導出部４１１，４２１，４３１は屈曲されている。

上記構成の半導体モジュール１は、図４に示した等価回路で表されるように、一相のインバータ回路に対応する。図４に示したインバータ回路において、上アームのトランジスタＴｒ１は、半導体モジュール１において、並列接続されている第１トランジスタ１０に対応する。下アームのトランジスタＴｒ２は、半導体モジュール１において、並列接続されている第２トランジスタ２０に対応する。

図４では、ダイオードＤ１，Ｄ２を備えた形態を示しているが、ダイオードＤ１は、ドレインパターン６３ａに搭載されていると共に、並列接続されているダイオード７０に対応する。同様に、ダイオードＤ２は、ドレインパターン６３ｂに搭載されていると共に、並列接続されているダイオード７０に対応する。また、インバータ回路における端子ｔ１，ｔ２，ｔ３は、それぞれ第１〜第３主端子４１，４２，４３に対応し、端子ｔ４，ｔ５，ｔ６，ｔ７は、制御端子８１〜８４に対応する。

半導体モジュール１の構成では、図２に示したように、第１〜第３導出部４１１，４２１，４３１を折り曲げた状態において、第１及び第３導出部４１１，４３１の上面４１１ａ，４３１ａの基準面Ｐに対する高さ（基準面Ｐからの距離）Ｈ１，Ｈ３が、第２導出部４２１の上面４２１ａの基準面Ｐに対する高さ（基準面Ｐからの距離）Ｈ２と異なる。具体的には、基準面Ｐに対して、上面４１１ａ，４３１ａの高さＨ１，Ｈ３は、上面４２１ａの高さＨ２より低い。

基準面Ｐは、絶縁基板３０の板厚方向に直交する面であり、第１〜第３導出部４１１，４２１，４３１の上面４１１ａ，４２１ａ，４３１ａの高さを比較するための基準とする面である。基準面Ｐは、絶縁基板３０の表面３０ａ（配線パターン６０を形成する前の面）若しくは裏面３０ｂ又は搭載板５３の表面（絶縁基板３０が搭載される面）若しくは裏面であり得る。図２では、ケース５０の底面に対応する搭載板５３の裏面が基準面である場合を例示している。

高さＨ１，Ｈ３が高さＨ２と異なっていることから、半導体モジュール１では、第１〜第３導出部４１１，４２１，４３１において隣接する第１〜第３導出部４１１，４２１，４３１間の沿面距離及び空間距離を長くすることができ、第１〜第３導出部４１１，４２１，４３１間の絶縁距離が確保できている。その結果、半導体モジュール１の小型化及び高耐圧化を図っても隣接する第１〜第３導出部４１１，４２１，４３１間における短絡（又は絶縁破壊）を防止できる。換言すれば、半導体モジュール１の構成は、半導体モジュール１の小型化及び高耐圧化に資する。

特に、第１及び第２トランジスタ１０，２０がワイドバンドギャップ半導体（例えば、ＳｉＣ）を含む場合、オン抵抗の低減が実現されて来るにつれて、半導体モジュールの小型化及び高耐圧化が図れてきているので、沿面距離及び空間距離の確保が容易な半導体モジュール１の構成が有効である。

上記沿面距離及び空間距離における「距離」は隣接する第１〜第３導出部４１１，４２１，４３１において最も近接している部分間の距離を意味する。

第１及び第３導出部４１１，４３１の高さＨ１，Ｈ３が低くなっていることから、第１及び第３主端子４１，４３自体の長さが短くなっている。その結果、半導体モジュール１におけるインダクタンスが抑制されている。

第３主端子４３、第２主端子４２及び第１主端子４１の順に３つの主端子を配置した場合において、仮に、第１〜第３導出部４１１，４２１，４１３の高さＨ１〜Ｈ３が全て同じであれば、図４に示したインバータ回路において、端子ｔ１と端子ｔ３との間の電流経路が、端子ｔ３と端子ｔ２との間の電流経路より長くなる。その結果、図４に示したインバータ回路における主回路（端子ｔ４〜ｔ７以外の部分）において、上アーム側のインダクタンスが、下アーム側のインダクタンスより大きくなる。

これに対して、半導体モジュール１では、第３導出部４３１の上面４３１ａ及び第１導出部４１１の上面４１１ａの高さＨ３，Ｈ１が第２導出部４２１の上面４２１ａの高さＨ１より低くなっている。そのため、第１及び第３主端子４１，４３を短くできるので、半導体モジュール１において（具体的には、等価回路において）、端子ｔ１から端子ｔ３への電流経路を短くできている。その結果、上アーム側のインダクタンスがより小さくなり、結果として、沿面距離及び空間距離を確保しながら、半導体モジュール１の低インダクタンスを図ることができている。

（第２実施形態）
第２実施形態に係る半導体モジュール２は、図５〜図８に示すように、半導体モジュール１と同様に、複数（図８では、２つ）の第１トランジスタ１０と、複数（図８では２つ）の第２トランジスタ２０と、絶縁基板３０と、第１〜第３主端子４１〜４３と、ケース９０を備えている。説明の簡略化のために、第１実施形態と同様に定義されたＸ方向、Ｙ方向及びＺ方向を使用する場合もある。図６において、絶縁基板３０の断面は、図８におけるＶＩ−ＶＩ線に沿った断面に対応し、図７において、絶縁基板３０の断面は、図８におけるＶＩＩ−ＶＩＩ線に沿った断面に対応する。

図８に示したように、複数の第１及び第２トランジスタ１０，２０を備えた形態について説明するが、第１及び第２トランジスタ１０，２０の数は、第１の実施形態の場合と同様に、１以上であればよい。

半導体モジュール２の構成は、第１〜第３主端子４１〜４３の配置関係が異なる点で、図１に示した半導体モジュール１の構成と主に相違する。この相違点を中心にして、半導体モジュール２について説明する。

図５に示したように、半導体モジュール２では、第１及び第２主端子４１，４２は、第１主端子４１と第２主端子４２とが対向するようにＹ方向に配置されている。第３主端子４３は、Ｙ方向において第１主端子４１と第２主端子４２との間に配置され、且つ、第１主端子４１と第２主端子４２に対して側方に配置されている。一形態において、第３主端子４３は、Ｙ方向における第１主端子４１と第２主端子４２との中央に配置されている。

第１〜第３主端子４１〜４３を上記のように配置するために、絶縁基板３０の表面３０ａ上には、図８に示したように、配線パターン１００として、ドレインパターン１０１、ドレインパターン１０２及びソースパターン１０３と、補助パターン６４ａ，６４ｂ，６４ｃ，６４ｄとを有する。

ドレインパターン１０１は、第１領域１０１ａと、第１領域１０１ａに一体的に連結された第２領域１０１ｂとを有する。同様に、ドレインパターン１０２は、第１領域１０２ａと、第１領域１０２ａに一体的に連結された第２領域１０２ｂとを有する。ここでは、ドレインパターン１０１，１０２それぞれを２つの領域に分けて説明しているが、第１領域１０１ａ，１０２ａ及び第２領域１０１ｂ，１０２ｂは説明の便宜のためである。

ソースパターン１０３と、第２領域１０２ｂと、第２領域１０１ｂとは、絶縁基板３０の縁部３２ｂ（図８に示した形態では、短辺方向に延在する縁部）に沿ってこの順に配置されている。

一形態において、補助パターン６４ａ〜６４ｄは、絶縁基板３０の縁部３２ｂと反対側（縁部３２ｃ側）に配置されている。

ドレインパターン１０１の第１領域１０１ａには、ドレイン電極１３が電気的に接続するように、第１トランジスタ１０が搭載されている。第１トランジスタ１０のゲート電極１１は、ワイヤを介して、補助パターン６４ａに接続されている。ソース電極１２は、ワイヤを介して、ドレインパターン１０２に接続されていると共に、別のワイヤを介して補助パターン６４ｂに接続されている。

一形態において、第１領域１０１ａ上には、カソード電極７１が電気的に接続されるように、ダイオード７０が搭載されていてもよい。この場合、ダイオード７０のアノード電極７２は、ワイヤを介して、ドレインパターン１０２に接続されると共に、別のワイヤを介して補助パターン６４ｂに接続される。このような接続形態では、ダイオード７０は、ドレインパターン１０１上に搭載された第１トランジスタ１０に対して還流ダイオードとして機能する。

ドレインパターン１０２の第１領域１０２ａ上には、ドレイン電極２３が電気的に接続するように、第２トランジスタ２０が搭載されている。第２トランジスタ２０のゲート電極２１は、ワイヤを介して、補助パターン６４ｃに接続されている。ソース電極２２は、ワイヤを介して、ソースパターン１０３に接続されると共に、別のワイヤを介して補助パターン６４ｄに接続されている。

一形態において、第１領域１０２ａ上には、カソード電極７１が電気的に接続されるように、ダイオード７０が搭載されていてもよい。この場合、第１領域１０２ａ上のダイオード７０のアノード電極７２は、ワイヤを介して、ソースパターン１０３に接続されると共に、別のワイヤを介して補助パターン６４ｄに接続される。このような接続形態では、ダイオード７０は、ドレインパターン１０２上に搭載された第２トランジスタ２０に対して還流ダイオードとして機能する。

第２実施形態では、第２領域１０１ｂ、ソースパターン１０３及び第２領域１０２ｂそれぞれに第１主端子４１、第２主端子４２及び第３主端子４３が、図５を利用して説明した配置関係を有するように配置される。従って、第２領域１０１ｂ、ソースパターン１０３及び第２領域１０２ｂは、第１実施形態における第１主端子用パターン６５ａ、第２主端子用パターン６５ｂ及び第３主端子用パターン６５ｃとしても機能している。図８では、説明のために、第２領域１０１ｂ、ソースパターン１０３及び第２領域１０２ｂ上に対応する第１〜第３主端子４１〜４３を接合した状態において、絶縁基板３０をＺ方向からみた場合における第１〜第３主端子４１，４２，４３を模式的に示している。

第２領域１０１ｂ、ソースパターン１０３及び第２領域１０２ｂへの第１〜第３主端子４１〜４３の接合方法は、第１実施形態における第１〜第３主端子４１〜４３の第１〜第３主端子用パターン６５ａ〜６５ｃへの接合方法と同様とし得るので説明を省略する。

ケース９０は、枠体９１、蓋体９２、及び搭載板５３を有する。これら枠体９１及び蓋体９２は、例えば、熱硬化性樹脂又は熱可塑性樹脂を用いた成型により製造され得る。

図５〜図７に示したように、枠体９１は、台部９１１と、側壁９１２と、端子支持部９１３と、主端子台９１４とを有する。一形態において、台部９１１と、側壁９１２と、端子支持部９１３と、主端子台９１４は、一体的に成形されている。

台部９１１は、枠状を呈しており、絶縁基板３０の周囲を囲む。側壁９１２は、台部９１１の開口を画成する縁部から立設されており、４つの側壁９１２ａ，９１２ｂ，９１２ｃ，９１２ｄを有する。図６に示したように、側壁９１２ａの上面は、側壁９１２ｂ〜９１２ｄの上面より低くなっている。

端子支持部９１３は、側壁９１２ｂの外側の台部９１１上に設けられており、制御端子８１，８２，８３，８４を支持している。一形態において、図６に示したように、制御端子８１〜８４は、その一部が端子支持部９１３にインサートされている。

各制御端子８１〜８４の端子支持部９１３への取付状態及び各制御端子８１〜８４と、補助パターン６４ａ〜６４ｄへの接続方法は、第１実施形態において、各制御端子８１〜８４の端子支持部５１３への取付状態と補助パターン６４ａ〜６４ｄへの接続方法と同様とし得る。

よって、第１実施形態と同様に、制御端子８２及び制御端子８４を利用して、第１トランジスタ１０のゲート電極１１及び第２トランジスタ２０のゲート電極２１に第１及び第２トランジスタ１０，２０を制御する制御信号を入力可能になっている。更に、制御端子８１及び制御端子８３を利用して、第１及び第２トランジスタ１０，２０のソース電極１２，２２のソース電位を取得可能である。このように、取得し得るソース電位は、例えば、第１及び第２トランジスタ１０，２０を制御する制御信号の生成に利用され得る。

主端子台９１４は、側壁９１２ａの外側の台部９１１上に設けられている。主端子台９１４の上面は側壁９１２ａの上面と同じ高さである。第３主端子４３の第３導出部４３１が折り曲げられた際に第３導出部４３１を受けられるように、主端子台９１４及び側壁９１２ａの上面には凹部が形成されている。この凹部の深さは、例えば、第３導出部４３１の板厚と同じか板厚より長ければよい。

蓋体９２は、枠体９１の上部開口（側壁９１２ａ〜９１２ｄで画成される開口）を閉じるように枠体９１に取り付けられ得る。主端子台９１４及び側壁９１２ａの上面に凹部が形成されていることから、凹部の底面と蓋体９２との間に開口が形成されることになる。この開口から第３主端子４３がケース９０に引き出される。主端子台９１４（具体的には凹部の底面）には、第１実施形態におけるナット収容孔９２ｂに対応するナット収容孔９１４ａが形成されている。

蓋体９２の上面には、第１及び第２主端子４１，４２に対応した挿通孔９２ａ及びナット収容孔９２ｂが形成されている。挿通孔９２ａ及びナット収容孔９２ｂは、挿通孔５２ａ及びナット収容孔５２ｂに対応する。よって、挿通孔９２ａ及びナット収容孔９２ｂの説明を省略する。

一形態において、図５に示したように、蓋体９２の上面における第１主端子４１と第２主端子４２との間には、溝９４が形成されていてもよい。溝９４は、第１主端子４１と第２主端子４２の配置方向（Ｙ方向）と交差方向に延在している。図５では、溝９４が、Ｙ方向に直交するＸ方向に延在する場合を例示している。

半導体モジュール２は、例えば、次のようにして製造され得る。搭載板５３を、枠体９１の下部開口（台部９１１の下部開口）を塞ぐように、枠体９１に固定するまでの工程は、第１実施形態と同様であるため説明を省略する。搭載板５３を枠体９１に固定した後、制御端子８１，８２，８３，８４と対応する補助パターン６４ａ，６４ｂ，６４ｃ，６４ｄとをワイヤによって接続する等の所定の配線を行う。また、第３導出部４３１を主端子台９１４側に折り曲げておく。その後、蓋体９２を枠体９１に取り付けることによって、半導体モジュール２が完成する。

上記構成の半導体モジュール２は、半導体モジュール１と同様に、図４に示した一相のインバータ回路に対応する。

半導体モジュール２を使用する際、すなわち、第１〜第３主端子４１〜４３に外部接続端子を接続した際に、第１〜第３導出部４１１，４２１，４３１を折り曲げておくことは第１実施形態と同様である。第１導出部４１１は、第２導出部４２１側に、基準面Ｐに平行になるように折り曲げられ、第２導出部４２１は、第１導出部４１１側に、基準面Ｐに平行になるように折り曲げられる。また、半導体モジュール２では、第３導出部４１３は、主端子台９１４側に、基準面Ｐに対して平行になるように折り曲げられる。

基準面Ｐの定義は、第１実施形態と同様であり、図６及び図７では、ケース９０の底面に対応する搭載板５３の裏面が基準面Ｐの場合を例示している。

半導体モジュール２では、基準面Ｐに対する第１及び第２主端子４１，４２の第１及び第２導出部４１１，４２１の上面４１１ａ，４２１ａの高さＨ１，Ｈ２より、第３主端子４３の第３導出部４３１の上面４３１ａの高さＨ３が低くなっている。そのため、第３主端子４３の長さを短くできるので、半導体モジュール２のインダクタンスを低減できる。

また、第１〜第３主端子４１〜４３の配置では、第１及び第３主端子４１，４３を近くに配置でき、且つ、第３主端子４３を短くできることから、図４に示したインバータ回路において端子ｔ１から端子ｔ３に流れる電流経路でのインダクタンスを低減可能である。その結果、半導体モジュール２の低インダクタンス化を図ることができる。

半導体モジュール２では、第１及び第２主端子４１，４２は、第１主端子４１と第２主端子４２とが対向するようにＹ方向に配置されている。第３主端子４３は、第１及び第２主端子４１，４２の配置方向（Ｙ方向）において第１主端子４１と第２主端子４２との間に配置され、且つ、第１主端子４１と第２主端子４２に対して側方に配置されている。このような配置関係では、第１〜第３主端子４１〜４３をより省スペースに配置できるので、半導体モジュール２の小型化を図ることできている。

第１〜第３主端子４１〜４３の配置において、第３導出部４３１の高さＨ３が、第１及び第２導出部４１１，４２１の高さＨ１，Ｈ２より低くなっているので、第３導出部４３１と、第１及び第２導出部４１１，４２１との間の沿面距離及び空間距離を確保できている。また、第１主端子４１及び第２主端子４２を例えば図８に示したように絶縁基板３０の対向する縁部の近傍に配置することで、それらの間に一定の沿面距離及び空間距離を確保可能である。このように、第１〜第３導出部４１１，４２１，４３１の間の沿面距離及び空間距離を確保できることの作用効果は、第１実施形態の場合と同様である。

第３主端子４３が、Ｙ方向において、第１及び第２主端子４１，４２の中央に配置されている形態では、図４のインバータ回路において、端子ｔ１から端子ｔ３への電流経路のインダクタンスと、端子ｔ３から端子ｔ２への電流経路のインダクタンスが等しくなりやすい。

蓋体９２に溝９４が形成されている形態では、溝９４により第１及び第２導出部４１１，４２１との間の沿面距離を更に確保できる。第１及び第２導出部４１１，４２１の絶縁には沿面距離がより影響するため、上記のように沿面距離を確保することで、第１及び第２導出部４１１，４２１の絶縁を図りながらそれらをより近くに配置できる。その結果、更に半導体モジュール２の小型化を図ることが可能である。

以上、本考案の種々の実施形態について説明したが、本考案は、これまで説明した種々の形態に限定されるものではなく、考案の趣旨を逸脱しない範囲で種々の変更が可能である。例えば、第１〜第３導出部４１１，４２１，４３１の高さＨ１〜Ｈ３は、何れか一つの高さが他の高さと異なっていればよい。そのため、高さＨ１〜Ｈ３の全ての高さが異なっていてもよい。高さＨ２が高さＨ１，Ｈ３と異なっていてもよい。上記実施形態では、半導体モジュール１，２の例としてインバータ回路を例示したが、半導体モジュール１，２は、インバータ回路に限定されない。半導体モジュール１，２は、電力変換回路であり得る。

第１〜第３主端子４１〜４３の絶縁基板３０への接合方法及び第１トランジスタ１０及び第２トランジスタ２０の接続方法は、例示したものに限定されない。例えば、第１〜第３主端子４１〜４３は、制御端子８１〜８４と同様に、第１〜第３主端子４１〜４３のケース５０の内側の端部がケース内に露出するようにケースの一部で支持されていてもよい。この場合、例えば、第１〜第３主端子４１〜４３のケース内側端部と、第１及び第２トランジスタ１０，２０の所定の電極とを導線で接続してもよい。

第１及び第２トランジスタ１０，２０がＭＯＳ−ＦＥＴである形態を主に説明したが前述したように、第１及び第２トランジスタ１０，２０は、ＩＧＢＴであってもよい。第１及び第２トランジスタ１０，２０がＩＧＢＴである形態では、ＭＯＳ−ＦＥＴでの説明において、「ドレイン」を「コレクタ」と読み替え、「ソース」を「エミッタ」と読み替えればよい。例えば、ＭＯＳ−ＦＥＴにおけるドレイン電極は、ＩＧＢＴにおけるコレクタ電極に対応し、ソース電極は、ＩＧＢＴにおけるエミッタ電極に対応する。同様に、ドレインパターン及びソースパターンは、第１及び第２トランジスタ１０，２０がＩＧＢＴである形態では、コレクタパターン及びエミッタパターンに対応する。

１０…第１トランジスタ、１１…ゲート電極（制御電極）、１２…ソース電極（第２主電極）、１３…ドレイン電極（第３主電極）、２０…第２トランジスタ、２１…ゲート電極（制御電極）、２２…ソース電極（第４主電極）、２３…ドレイン電極（第３主電極）、３０…絶縁基板（基板）、４１…第１主端子、４１１…第１導出部、４１１ａ…第１導出部の上面、４２…第２主端子、４２１…第２導出部、４２１ａ…第２導出部の上面、４３…第３主端子、４３１…第３導出部、４３１ａ…第３導出部の上面、５０…ケース、Ｐ…基準面。

Claims (7)

1. 基板と、
   前記基板に搭載される第１トランジスタであって、第１主電極、第２主電極及び制御電極を有する前記第１トランジスタと、
   前記基板に搭載される第２トランジスタであって、第３主電極、第４主電極及び制御電極を有する前記第２トランジスタと、
   前記基板に搭載された前記第１及び第２トランジスタを収容するケースと、
   板状の第１〜第３主端子と、
   を備え、
   前記第２主電極と前記第３主電極とは、電気的に接続されており、
   前記第１主端子の一端は、前記ケース内において前記第１主電極に電気的に接続されており、
   前記第２主端子の一端は、前記ケース内において前記第４主電極に電気的に接続されており、
   前記第３主端子の一端は、前記ケース内において前記第２主電極及び第３主電極に電気的に接続されており、
   前記第１〜第３主端子は、前記ケースから外部に導出された第１〜第３導出部を有し、
   前記第１〜第３導出部が前記基板の板厚方向に直交する基準面に対して平行に折り曲げられた状態において、前記基準面に対する、前記第１〜第３導出部それぞれの上面の高さのうち少なくとも一つの高さが、他の高さと異なっている、
   半導体モジュール。
2. 前記第１〜第３主端子は、前記第１主端子、前記第２主端子及び前記第３主端子の順に配置されており、
   前記基準面に対する、前記第１及び第３導出部の上面の高さが、前記第２導出部の上面の高さより低い、
   請求項１に記載の半導体モジュール。
3. 前記第１及び第２主端子は対向配置されており、
   前記第３主端子は、前記第１及び第２主端子の配置方向に対して側方に位置すると共に、前記配置方向において、前記第１及び第２主端子の間に配置されている、
   請求項１に記載の半導体モジュール。
4. 前記第３主端子は、前記配置方向において、前記第１及び第２主端子間の中央に位置する、
   請求項３に記載の半導体モジュール。
5. 前記配置方向において第１及び第２導出部の間に前記配置方向と交差する方向に延びる溝が前記ケースに形成されている、
   請求項３又は４に記載の半導体モジュール。
6. 前記第１主電極は、ドレイン又はコレクタ電極であり、前記第２主電極は、ソース又はエミッタ電極であり、前記制御電極は、ゲート電極である、
   請求項１〜５の何れか一項に記載の半導体モジュール。
7. 前記基準面は、前記ケースの底面である、
   請求項１〜６の何れか一項に記載の半導体モジュール。

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