JP3189889B2 - Ｐｉｄフィルタ回路 - Google Patents
Ｐｉｄフィルタ回路Info
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- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/434—Disassembling of a multiplex stream, e.g. demultiplexing audio and video streams, extraction of additional data from a video stream; Remultiplexing of multiplex streams; Extraction or processing of SI; Disassembling of packetised elementary stream
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
- H04L49/901—Buffering arrangements using storage descriptor, e.g. read or write pointers
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
- Television Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、複数のパケットに
より時分割伝送が行われているデータストリーム中から
所望のパケットを抽出するためのフィルタリングを実行
するフィルタ回路に関し、特に、パケット中に含まれる
ＰＩＤ（パケット識別子）によってパケットを判別する
フィルタ回路に関する。
より時分割伝送が行われているデータストリーム中から
所望のパケットを抽出するためのフィルタリングを実行
するフィルタ回路に関し、特に、パケット中に含まれる
ＰＩＤ（パケット識別子）によってパケットを判別する
フィルタ回路に関する。
【０００２】
【従来の技術】ある複数のデータを１本のストリームで
転送する方法の一つに、パケットと呼ばれる単位にデー
タを分割し、時分割方式によってこれらパケットを転送
する方法がある。この場合、各パケットについてそのパ
ケットの種類やどのデータに対応するものかを示すた
め、個々のパケットにパケット識別子（ＰＩＤ）を付与
し、当該パケット中にこのＰＩＤが含まれるようにする
ことが多い。データの受信側では、各パケットのＰＩＤ
を判別して、判別されたパケットの種類等に応じて、そ
のパケットを抽出するかどうかを決定する。
転送する方法の一つに、パケットと呼ばれる単位にデー
タを分割し、時分割方式によってこれらパケットを転送
する方法がある。この場合、各パケットについてそのパ
ケットの種類やどのデータに対応するものかを示すた
め、個々のパケットにパケット識別子（ＰＩＤ）を付与
し、当該パケット中にこのＰＩＤが含まれるようにする
ことが多い。データの受信側では、各パケットのＰＩＤ
を判別して、判別されたパケットの種類等に応じて、そ
のパケットを抽出するかどうかを決定する。
【０００３】現在、画像（や音声）データの圧縮、伝送
のための符号化手順として、ＭＰＥＧ２(Moving Pictur
e Experts Group 2)と呼ばれる手順が広く使用されてい
る。このＭＰＥＧ２では、何種類かのパケットが使用さ
れるが、例えば、ＴＳ（Transport Stream）パケット
は、図４に示すように、１８８バイトの固定長のパケッ
トであり、先頭から１２バイト目からの１３バイトがＰ
ＩＤとして割り当てられている。
のための符号化手順として、ＭＰＥＧ２(Moving Pictur
e Experts Group 2)と呼ばれる手順が広く使用されてい
る。このＭＰＥＧ２では、何種類かのパケットが使用さ
れるが、例えば、ＴＳ（Transport Stream）パケット
は、図４に示すように、１８８バイトの固定長のパケッ
トであり、先頭から１２バイト目からの１３バイトがＰ
ＩＤとして割り当てられている。
【０００４】データ転送プロトコルやデータ転送システ
ムの中には、パケット中でのＰＩＤの位置が固定されて
いないものもある。図５に示すパケットでは、パケット
中でのＰＩＤの位置が可変であって、その代わり、ＰＩ
Ｄがどこ（位置）にあるかを示すデータ（ＰＩＤへのポ
インタ）をパケット中の決められた位置に格納するよう
にしている。図示したものでは、パケットの先頭に、Ｐ
ＩＤへのポインタが格納されている。
ムの中には、パケット中でのＰＩＤの位置が固定されて
いないものもある。図５に示すパケットでは、パケット
中でのＰＩＤの位置が可変であって、その代わり、ＰＩ
Ｄがどこ（位置）にあるかを示すデータ（ＰＩＤへのポ
インタ）をパケット中の決められた位置に格納するよう
にしている。図示したものでは、パケットの先頭に、Ｐ
ＩＤへのポインタが格納されている。
【０００５】さて、パケットの転送を行うシステムで
は、受信側において、転送されてきたパケットが処理対
象とすべきかものであるかどうかの判定を行ってから必
要なパケットのみを抽出する必要があり、この判定のた
めに、転送されてきたパケットに含まれるＰＩＤを使用
する。そして、所望のＰＩＤを有するパケットのみを抽
出するために、ＰＩＤフィルタ回路を使用する。
は、受信側において、転送されてきたパケットが処理対
象とすべきかものであるかどうかの判定を行ってから必
要なパケットのみを抽出する必要があり、この判定のた
めに、転送されてきたパケットに含まれるＰＩＤを使用
する。そして、所望のＰＩＤを有するパケットのみを抽
出するために、ＰＩＤフィルタ回路を使用する。
【０００６】図６は、従来のＰＩＤフィルタ回路の構成
の一例を示すブロック図である。ここでは、パケット中
に含まれるＰＩＤの長さが３語（ワード）である場合を
説明する。
の一例を示すブロック図である。ここでは、パケット中
に含まれるＰＩＤの長さが３語（ワード）である場合を
説明する。
【０００７】入力データを３語分遅延させるために、フ
リップフロップ（ＦＦ）６１〜６３が直列に設けられて
おり、最終段のフリップフロップ２３の出力側には、デ
ータの先入れ先出し動作を行うＦＩＦＯ（First-in Fir
st-out）メモリ６０が設けられている。また、フリップ
フロップ６１〜６３には、そのフリップフロップへの入
力と予め定められたデータとを比較するために、それぞ
れ、比較器６４〜６６が設けられている。各比較器６４
〜６６の比較結果出力は、３入力のアンド（ＡＮＤ）ゲ
ート６７に入力し、アンドゲート６７の出力によって、
ＦＩＦＯメモリ６０へのデータの書き込みが制御される
ようにしている。
リップフロップ（ＦＦ）６１〜６３が直列に設けられて
おり、最終段のフリップフロップ２３の出力側には、デ
ータの先入れ先出し動作を行うＦＩＦＯ（First-in Fir
st-out）メモリ６０が設けられている。また、フリップ
フロップ６１〜６３には、そのフリップフロップへの入
力と予め定められたデータとを比較するために、それぞ
れ、比較器６４〜６６が設けられている。各比較器６４
〜６６の比較結果出力は、３入力のアンド（ＡＮＤ）ゲ
ート６７に入力し、アンドゲート６７の出力によって、
ＦＩＦＯメモリ６０へのデータの書き込みが制御される
ようにしている。
【０００８】このＰＩＤフィルタ回路の動作は以下の通
りである。各フリップフロップ６１〜６３はそれぞれ１
語分ずつ入力データを遅延させるから、比較器６４は現
在の１語分のデータに対する比較操作を行い、比較器６
５は現在より１語前の１語分のデータに対する比較操作
を行い、比較器６６は現在より２語前の１語分のデータ
に対する比較操作を行う。これにより、フリップフロッ
プ６１〜６３と比較器６４〜６６によって、連続した３
語のデータが同時に比較されることになる。そして、予
め設定されたＰＩＤを各比較器６４〜６６に参照データ
として与えておくことにより、入力パケット中のＰＩＤ
が予め設定したＰＩＤと一致する場合に、アンドゲート
６７の出力が"１"となって、ＦＩＦＯメモリ６０にその
入力パケットが書き込まれることになる。
りである。各フリップフロップ６１〜６３はそれぞれ１
語分ずつ入力データを遅延させるから、比較器６４は現
在の１語分のデータに対する比較操作を行い、比較器６
５は現在より１語前の１語分のデータに対する比較操作
を行い、比較器６６は現在より２語前の１語分のデータ
に対する比較操作を行う。これにより、フリップフロッ
プ６１〜６３と比較器６４〜６６によって、連続した３
語のデータが同時に比較されることになる。そして、予
め設定されたＰＩＤを各比較器６４〜６６に参照データ
として与えておくことにより、入力パケット中のＰＩＤ
が予め設定したＰＩＤと一致する場合に、アンドゲート
６７の出力が"１"となって、ＦＩＦＯメモリ６０にその
入力パケットが書き込まれることになる。
【０００９】しかしながらこの従来技術には、次のよう
な問題点がある。
な問題点がある。
【００１０】第１に、フィルタリング対象のＰＩＤの長
さが固定されるという問題点である。図６に示す例で
は、３語長のＰＩＤのみの比較しか出来ない。もし、５
語長のＰＩＤの比較が必要な場合には、フリップフロッ
プ及び比較器をそれぞれ５個ずつ設ける必要がある。さ
らに、不定のＰＩＤ長に対応するためには、比較器での
比較結果をまとめるために単純なアンドゲートを用いる
ことができず、条件に応じて論理積をとる範囲を帰られ
るような複雑な回路が必要となる。
さが固定されるという問題点である。図６に示す例で
は、３語長のＰＩＤのみの比較しか出来ない。もし、５
語長のＰＩＤの比較が必要な場合には、フリップフロッ
プ及び比較器をそれぞれ５個ずつ設ける必要がある。さ
らに、不定のＰＩＤ長に対応するためには、比較器での
比較結果をまとめるために単純なアンドゲートを用いる
ことができず、条件に応じて論理積をとる範囲を帰られ
るような複雑な回路が必要となる。
【００１１】第２に、パケットデータ内におけるＰＩＤ
の位置が固定されるという問題点はである。図６に示す
例では、目的とするパケットをＦＩＦＯメモリ６０内に
取り込めるようにするためには、ＰＩＤがパケットデー
タの先頭にある必要がある。ここで例えばＰＩＤがパケ
ットデータの先頭から３語目にあるとすると、フリップ
フロップ６３とＦＩＦＯメモリ６０の間に、さらに２個
のフリップフロップを設ける必要がある。またこの場
合、常にＰＩＤがパケットデータの決まった位置に含ま
れている必要があり、ＰＩＤの位置が不定の場合は使用
できない。
の位置が固定されるという問題点はである。図６に示す
例では、目的とするパケットをＦＩＦＯメモリ６０内に
取り込めるようにするためには、ＰＩＤがパケットデー
タの先頭にある必要がある。ここで例えばＰＩＤがパケ
ットデータの先頭から３語目にあるとすると、フリップ
フロップ６３とＦＩＦＯメモリ６０の間に、さらに２個
のフリップフロップを設ける必要がある。またこの場
合、常にＰＩＤがパケットデータの決まった位置に含ま
れている必要があり、ＰＩＤの位置が不定の場合は使用
できない。
【００１２】
【発明が解決しようとする課題】以上説明したように、
従来のＰＩＤフィルタ回路には、ＰＩＤ長が固定されて
いるとともに、パケットデータ中でのＰＩＤが固定され
ている必要があるという問題点がある。
従来のＰＩＤフィルタ回路には、ＰＩＤ長が固定されて
いるとともに、パケットデータ中でのＰＩＤが固定され
ている必要があるという問題点がある。
【００１３】本発明の目的は、回路規模を大きくするこ
となく、ＰＩＤ長の変化や、パケットデータ中でのＰＩ
Ｄの位置の変化に対応できるＰＩＤフィルタ回路を提供
することにある。
となく、ＰＩＤ長の変化や、パケットデータ中でのＰＩ
Ｄの位置の変化に対応できるＰＩＤフィルタ回路を提供
することにある。
【００１４】
【課題を解決するための手段】本発明の第１のＰＩＤフ
ィルタ回路は、入力パケットデータ中のＰＩＤ（パケッ
ト識別子）を判別してパケットデータのフィルタリング
を行うＰＩＤフィルタ回路であって、比較値が予め格納
される比較値テーブルと、入力パケットデータ中のＰＩ
Ｄの格納位置を判別し、比較値テーブルから比較値を順
次取り出し、１語ずつＰＩＤの値と取り出した比較値と
を比較する比較器と、入力パケットデータを格納する第
１及び第２のＦＩＦＯ（先入れ先出し）メモリと、第１
及び第２のＦＩＦＯメモリのいずれか一方に入力パケッ
トデータを入力する第１のスイッチと、第１及び第２の
ＦＩＦＯメモリのうち第１のスイッチが選択していない
方の出力を選択する第２のスイッチと、を有し、第１及
び第２のＦＩＦＯメモリのうちの一方のＦＩＦＯメモリ
に入力パケットデータが入力しているとき、他方のＦＩ
ＦＯメモリから出力パケットデータ出力され、比較器で
の比較動作の結果、一方のＦＩＦＯメモリに格納した入
力パケットデータが必要なものであるときは、第１及び
第２のスイッチを切り換えて当該一方のＦＩＦＯメモリ
から出力パケットデータを出力する。
ィルタ回路は、入力パケットデータ中のＰＩＤ（パケッ
ト識別子）を判別してパケットデータのフィルタリング
を行うＰＩＤフィルタ回路であって、比較値が予め格納
される比較値テーブルと、入力パケットデータ中のＰＩ
Ｄの格納位置を判別し、比較値テーブルから比較値を順
次取り出し、１語ずつＰＩＤの値と取り出した比較値と
を比較する比較器と、入力パケットデータを格納する第
１及び第２のＦＩＦＯ（先入れ先出し）メモリと、第１
及び第２のＦＩＦＯメモリのいずれか一方に入力パケッ
トデータを入力する第１のスイッチと、第１及び第２の
ＦＩＦＯメモリのうち第１のスイッチが選択していない
方の出力を選択する第２のスイッチと、を有し、第１及
び第２のＦＩＦＯメモリのうちの一方のＦＩＦＯメモリ
に入力パケットデータが入力しているとき、他方のＦＩ
ＦＯメモリから出力パケットデータ出力され、比較器で
の比較動作の結果、一方のＦＩＦＯメモリに格納した入
力パケットデータが必要なものであるときは、第１及び
第２のスイッチを切り換えて当該一方のＦＩＦＯメモリ
から出力パケットデータを出力する。
【００１５】本発明の第２のＰＩＤフィルタ回路は、入
力パケットデータ中のＰＩＤ（パケット識別子）を判別
してパケットデータのフィルタリングを行うＰＩＤフィ
ルタ回路であって、比較値が予め格納される比較値テー
ブルと、入力パケットデータ中のＰＩＤの格納位置を判
別し、比較値テーブルから比較値を順次取り出し、１語
ずつＰＩＤの値と取り出した比較値とを比較する比較器
と、入力パケットデータを先入れ先出しで格納するＦＩ
ＦＯ（先入れ先出し）メモリと、を有し、ＦＩＦＯメモ
リは、比較器での比較動作の結果、入力パケットデータ
が必要なものと判別されるまでは読み出し動作を実行せ
ず、入力パケットデータが不必要なものと判別されたと
きはＦＩＦＯメモリ内の当該入力パケットデータをクリ
アし、ＦＩＦＯメモリは、入力パケットデータを格納す
るとともに書き込み動作及び読み出し動作を独立して実
行できるデュアルポートメモリと、デュアルポートメモ
リに対する書き込みアドレスを保持するライトポインタ
と、デュアルポートメモリに対する読み出しアドレスを
保持するリードポインタと、デュアルポートメモリに対
する書き込み動作を制御し、書き込み動作を行った場合
にはライトポインタの値に１を加算し、かつ、比較器で
の比較動作の結果、入力パケットデータが不要なものと
判別されたときには、当該入力パケットデータのデータ
量に応じてライトポインタの値を減算するライト制御部
と、外部からのリード要求に応じてデュアルポートメモ
リに対する読み出し動作を制御し、読み出し動作を行っ
た場合にはリードポインタの値に１を加算し、デュアル
ポートメモリ内のデータ量が入力パケットデータのパケ
ット長以下である場合にはリード要求によらずに読み出
し動作を非実行とするリード制御部と、を有する。
力パケットデータ中のＰＩＤ（パケット識別子）を判別
してパケットデータのフィルタリングを行うＰＩＤフィ
ルタ回路であって、比較値が予め格納される比較値テー
ブルと、入力パケットデータ中のＰＩＤの格納位置を判
別し、比較値テーブルから比較値を順次取り出し、１語
ずつＰＩＤの値と取り出した比較値とを比較する比較器
と、入力パケットデータを先入れ先出しで格納するＦＩ
ＦＯ（先入れ先出し）メモリと、を有し、ＦＩＦＯメモ
リは、比較器での比較動作の結果、入力パケットデータ
が必要なものと判別されるまでは読み出し動作を実行せ
ず、入力パケットデータが不必要なものと判別されたと
きはＦＩＦＯメモリ内の当該入力パケットデータをクリ
アし、ＦＩＦＯメモリは、入力パケットデータを格納す
るとともに書き込み動作及び読み出し動作を独立して実
行できるデュアルポートメモリと、デュアルポートメモ
リに対する書き込みアドレスを保持するライトポインタ
と、デュアルポートメモリに対する読み出しアドレスを
保持するリードポインタと、デュアルポートメモリに対
する書き込み動作を制御し、書き込み動作を行った場合
にはライトポインタの値に１を加算し、かつ、比較器で
の比較動作の結果、入力パケットデータが不要なものと
判別されたときには、当該入力パケットデータのデータ
量に応じてライトポインタの値を減算するライト制御部
と、外部からのリード要求に応じてデュアルポートメモ
リに対する読み出し動作を制御し、読み出し動作を行っ
た場合にはリードポインタの値に１を加算し、デュアル
ポートメモリ内のデータ量が入力パケットデータのパケ
ット長以下である場合にはリード要求によらずに読み出
し動作を非実行とするリード制御部と、を有する。
【００１６】
【００１７】本発明のＰＩＤフィルタ回路では、予め比
較値テーブルに内に比較値を格納しておくとともに、比
較器において、比較値テーブルから比較値を逐次読み出
し、入力パケットデータのＰＩＤ部分との比較を１語ず
つ実行する。これにより、ＰＩＤの語長が長い場合であ
っても比較値テーブルを大きくするだけでよく、比較器
の個数は１個ですむ。
較値テーブルに内に比較値を格納しておくとともに、比
較器において、比較値テーブルから比較値を逐次読み出
し、入力パケットデータのＰＩＤ部分との比較を１語ず
つ実行する。これにより、ＰＩＤの語長が長い場合であ
っても比較値テーブルを大きくするだけでよく、比較器
の個数は１個ですむ。
【００１８】ＦＩＦＯメモリを設けていることにより、
入力パケットデータについて、そのパケットデータの必
要・不必要が判断出来るまではＦＩＦＯメモリ内にとど
めておき、比較器の出力に応じ、その入力パケットデー
タが必要ならそのまま使用し、不必要なら破棄する。こ
れにより、パケットデータ内のＰＩＤの位置が不定であ
るような場合であっても、回路の変更等を必要とせず
に、確実にパケットのフィルタリングを行うことができ
る。
入力パケットデータについて、そのパケットデータの必
要・不必要が判断出来るまではＦＩＦＯメモリ内にとど
めておき、比較器の出力に応じ、その入力パケットデー
タが必要ならそのまま使用し、不必要なら破棄する。こ
れにより、パケットデータ内のＰＩＤの位置が不定であ
るような場合であっても、回路の変更等を必要とせず
に、確実にパケットのフィルタリングを行うことができ
る。
【００１９】
【発明の実施の形態】次に、本発明の好ましい実施の形
態について図面を参照して説明する。図１は、本発明の
好ましい実施の一形態のＰＩＤフィルタ回路の構成を示
すブロック図であり、図２はこのＰＩＤフィルタ回路で
使用されるＦＩＦＯメモリの内部構成を示すブロック図
である。
態について図面を参照して説明する。図１は、本発明の
好ましい実施の一形態のＰＩＤフィルタ回路の構成を示
すブロック図であり、図２はこのＰＩＤフィルタ回路で
使用されるＦＩＦＯメモリの内部構成を示すブロック図
である。
【００２０】図１に示すＰＩＤフィルタ回路は、入力パ
ケットデータを格納しこれを出力パケットデータとして
出力する先入れ先出しメモリであるＦＩＦＯメモリ１１
と、入力パケットデータの各パケットの各ワードのデー
タを比較するための比較器１２と、比較器１２での比較
動作での参照データとして使用されるデータ（比較値）
を予め格納しておく比較値テーブル１３とを有する。こ
こでＦＩＦＯメモリ１１は、外部からライト（書き込
み）要求があれば入力パケットデータを格納し、外部か
らのリード（読み出し）要求があれば出力パケットデー
タを出力するものであり、比較器１２での比較の結果を
表す一致信号によって、ＦＩＦＯメモリ１１の動作が制
御されている。具体的には、ＦＩＦＯメモリ１１は、一
致信号に応じて、入力パケットデータを実際に読み出す
かどうかの判断をし、また、ＦＩＦＯメモリ１１内のデ
ータのクリアを行う。入力パケットデータはＦＩＦＯメ
モリ１１へそのまま書き込まれる。また、比較値テーブ
ル１３は例えばメモリで構成されており、比較器１２が
ＰＩＤの何語目かを比較値テーブル１３に対して指定す
ることにより、それに対する比較値を出力する。
ケットデータを格納しこれを出力パケットデータとして
出力する先入れ先出しメモリであるＦＩＦＯメモリ１１
と、入力パケットデータの各パケットの各ワードのデー
タを比較するための比較器１２と、比較器１２での比較
動作での参照データとして使用されるデータ（比較値）
を予め格納しておく比較値テーブル１３とを有する。こ
こでＦＩＦＯメモリ１１は、外部からライト（書き込
み）要求があれば入力パケットデータを格納し、外部か
らのリード（読み出し）要求があれば出力パケットデー
タを出力するものであり、比較器１２での比較の結果を
表す一致信号によって、ＦＩＦＯメモリ１１の動作が制
御されている。具体的には、ＦＩＦＯメモリ１１は、一
致信号に応じて、入力パケットデータを実際に読み出す
かどうかの判断をし、また、ＦＩＦＯメモリ１１内のデ
ータのクリアを行う。入力パケットデータはＦＩＦＯメ
モリ１１へそのまま書き込まれる。また、比較値テーブ
ル１３は例えばメモリで構成されており、比較器１２が
ＰＩＤの何語目かを比較値テーブル１３に対して指定す
ることにより、それに対する比較値を出力する。
【００２１】次に、ＦＩＦＯメモリ１１の内部構成につ
いて、図２を用いて説明する。このＦＩＦＯメモリ１１
は、実際にパケットデータを格納するために、デュアル
ポートメモリであるメモリ２１を備えている。このメモ
リ２１は、書き込み動作と読み出し動作を独立して実行
できるものであり、特に、通常は、外部からのライト要
求によって書き込み動作を行うものである。さらにＦＩ
ＦＯメモリ１１は、外部からのライト要求に応じてこの
メモリ２１への書き込み動作を行うためのライト制御部
２２と、外部からのリード要求に応じてこのメモリ２１
からの読み出し動作を行うためのリード制御部２３と、
メモリ２１に対する次の書き込みアドレスを保持するラ
イトポインタ２４と、メモリ２１に対する次の読み出し
アドレスを保持するリードポインタ２５と、ライトポイ
ンタ２４が保持する書き込みアドレスとリードポインタ
２５が保持する読み出しアドレスとの差を計算する減算
器２６とが備えられている。比較器１２（図１）からの
一致信号は、制御信号として、ライト制御部２２及びリ
ード制御部２３に入力する。
いて、図２を用いて説明する。このＦＩＦＯメモリ１１
は、実際にパケットデータを格納するために、デュアル
ポートメモリであるメモリ２１を備えている。このメモ
リ２１は、書き込み動作と読み出し動作を独立して実行
できるものであり、特に、通常は、外部からのライト要
求によって書き込み動作を行うものである。さらにＦＩ
ＦＯメモリ１１は、外部からのライト要求に応じてこの
メモリ２１への書き込み動作を行うためのライト制御部
２２と、外部からのリード要求に応じてこのメモリ２１
からの読み出し動作を行うためのリード制御部２３と、
メモリ２１に対する次の書き込みアドレスを保持するラ
イトポインタ２４と、メモリ２１に対する次の読み出し
アドレスを保持するリードポインタ２５と、ライトポイ
ンタ２４が保持する書き込みアドレスとリードポインタ
２５が保持する読み出しアドレスとの差を計算する減算
器２６とが備えられている。比較器１２（図１）からの
一致信号は、制御信号として、ライト制御部２２及びリ
ード制御部２３に入力する。
【００２２】上述したようにメモリ２１は、ライト制御
部２２の制御により書き込み動作、リード制御部２３の
制御によって読み出し動作を行なう。ライト制御部２２
は、外部からライト要求が入力したとき、メモリ２１へ
書き込み動作を行い、ライトポインタ２４の値を１だけ
増加させる。また、ライト制御部２２は、ＰＩＤが不一
致であって破棄すべきパケットデータであることを示す
一致信号が入力した場合には、そのパケットデータにつ
いてメモリ２１に書き込んだデータのデータ量に相当す
るぶんだけライトポインタ２４の値を減算することによ
り、そのパケットデータの破棄を行う。リード制御部２
３は、外部からリード要求が入力したとき、一致信号の
状態と減算器２６の出力とに応じてメモリ２１への読み
出し動作を行い、リードポインタ２５の値を１だけ増加
させる。特に、完全一致を表す一致信号でない場合であ
って、減算器２６の出力値がパケット長以下の場合に
は、リード制御部２３は、リード要求の有無によらず読
み出し動作を実行しない。
部２２の制御により書き込み動作、リード制御部２３の
制御によって読み出し動作を行なう。ライト制御部２２
は、外部からライト要求が入力したとき、メモリ２１へ
書き込み動作を行い、ライトポインタ２４の値を１だけ
増加させる。また、ライト制御部２２は、ＰＩＤが不一
致であって破棄すべきパケットデータであることを示す
一致信号が入力した場合には、そのパケットデータにつ
いてメモリ２１に書き込んだデータのデータ量に相当す
るぶんだけライトポインタ２４の値を減算することによ
り、そのパケットデータの破棄を行う。リード制御部２
３は、外部からリード要求が入力したとき、一致信号の
状態と減算器２６の出力とに応じてメモリ２１への読み
出し動作を行い、リードポインタ２５の値を１だけ増加
させる。特に、完全一致を表す一致信号でない場合であ
って、減算器２６の出力値がパケット長以下の場合に
は、リード制御部２３は、リード要求の有無によらず読
み出し動作を実行しない。
【００２３】次に、このＰＩＤフィルタ回路の動作につ
いて説明する。このＰＩＤフィルタ回路の動作の基本
は、入力パケットデータが入ってきたらそのパケットデ
ータをＦＩＦＯメモリ１１に順次書き込むと同時に、比
較値テーブル１３から読み出されたデータ（比較値）と
入力パケットデータを比較器１２で比較するというもの
である。ＰＩＤの語長や位置によらずに１個の比較器１
２を使用するものとし、ＰＩＤの長さが２語以上の場合
には、比較値テーブル１３から連続して比較値を読み出
し、比較動作を連続して実行する。また、ＦＩＦＯメモ
リ１１は、外部からの読み出し要求があっても、比較器
１２で比較動作中にはその時のパケットデータは出力し
ないようにし、また、比較の結果、不一致だった場合は
それまでにＦＩＦＯメモリ１１に書き込まれたデータは
破棄する。以上の動作により、本実施形態で示す回路
が、パケットＩＤ（ＰＩＤ）フィルタとして動作する。
いて説明する。このＰＩＤフィルタ回路の動作の基本
は、入力パケットデータが入ってきたらそのパケットデ
ータをＦＩＦＯメモリ１１に順次書き込むと同時に、比
較値テーブル１３から読み出されたデータ（比較値）と
入力パケットデータを比較器１２で比較するというもの
である。ＰＩＤの語長や位置によらずに１個の比較器１
２を使用するものとし、ＰＩＤの長さが２語以上の場合
には、比較値テーブル１３から連続して比較値を読み出
し、比較動作を連続して実行する。また、ＦＩＦＯメモ
リ１１は、外部からの読み出し要求があっても、比較器
１２で比較動作中にはその時のパケットデータは出力し
ないようにし、また、比較の結果、不一致だった場合は
それまでにＦＩＦＯメモリ１１に書き込まれたデータは
破棄する。以上の動作により、本実施形態で示す回路
が、パケットＩＤ（ＰＩＤ）フィルタとして動作する。
【００２４】以下、このＰＩＤフィルタ回路の動作をさ
らに詳しく説明する。
らに詳しく説明する。
【００２５】入力パケットデータは、上述したようにパ
ケットごとに固有のＰＩＤを持っている。そこで、転送
されてくるパケットデータのうち必要なパケットデータ
のＰＩＤを予め比較値テーブル１３に設定しておく。入
力データパケットのＰＩＤ部分が転送されてきたら、比
較器１２は、予め設定しておいたＰＩＤを比較値テーブ
ル１３から読み出し、一致しているかどうかを比較す
る。
ケットごとに固有のＰＩＤを持っている。そこで、転送
されてくるパケットデータのうち必要なパケットデータ
のＰＩＤを予め比較値テーブル１３に設定しておく。入
力データパケットのＰＩＤ部分が転送されてきたら、比
較器１２は、予め設定しておいたＰＩＤを比較値テーブ
ル１３から読み出し、一致しているかどうかを比較す
る。
【００２６】一般にＦＩＦＯメモリは、外部からのリー
ド要求に対し、ＦＩＦＯメモリ内にデータが残っていれ
ば読み出し動作を行い、ＦＩＦＯメモリ内にデータがな
ければ読み出し動作を行わないように構成されている。
しかしながらこのＦＩＤフィルタ回路の場合、比較器１
２がＰＩＤを比較している最中は、入力パケットデータ
が必要としているパケットデータなのかどうか分からな
い。そこで、このＰＩＤフィルタ回路では、リード要求
に対しては、ＦＩＦＯメモリ１１内に１パケット長を越
えるデータがある時にだけ読み出し動作を行い、１パケ
ット長以下のデータしかない場合には読み出し動作を行
わない。ＦＩＦＯメモリ１１内に格納されたデータ長
は、次の書き込みアドレスと次の読み出しアドレスとの
差であるから、減算器２６の出力によって示される。ま
た、比較器１２での比較の結果、入力パケットデータが
要求するパケットデータでなかった場合には、そのとき
ＦＩＦＯメモリ１１に書き込まれているパケットデータ
を破棄する。なお、このＰＩＤフィルタ回路では、ＦＩ
ＦＯメモリ１１へのパケットデータの書き込みは無条件
で行うものとするが、あるパケットデータの途中で、Ｐ
ＩＤの比較の結果、そのパケットデータが不要であると
分かった場合、その時点でＦＩＦＯメモリ内のパケット
データの破棄が行われるわけであるが、そのパケットデ
ータのうちまだＦＩＦＯメモリ１１に到達していない部
分も不要のものとなるので、一致信号により、これ以降
のそのパケットデータのＦＩＦＯメモリ１１への書き込
み動作が行われないようにしてもよい。
ド要求に対し、ＦＩＦＯメモリ内にデータが残っていれ
ば読み出し動作を行い、ＦＩＦＯメモリ内にデータがな
ければ読み出し動作を行わないように構成されている。
しかしながらこのＦＩＤフィルタ回路の場合、比較器１
２がＰＩＤを比較している最中は、入力パケットデータ
が必要としているパケットデータなのかどうか分からな
い。そこで、このＰＩＤフィルタ回路では、リード要求
に対しては、ＦＩＦＯメモリ１１内に１パケット長を越
えるデータがある時にだけ読み出し動作を行い、１パケ
ット長以下のデータしかない場合には読み出し動作を行
わない。ＦＩＦＯメモリ１１内に格納されたデータ長
は、次の書き込みアドレスと次の読み出しアドレスとの
差であるから、減算器２６の出力によって示される。ま
た、比較器１２での比較の結果、入力パケットデータが
要求するパケットデータでなかった場合には、そのとき
ＦＩＦＯメモリ１１に書き込まれているパケットデータ
を破棄する。なお、このＰＩＤフィルタ回路では、ＦＩ
ＦＯメモリ１１へのパケットデータの書き込みは無条件
で行うものとするが、あるパケットデータの途中で、Ｐ
ＩＤの比較の結果、そのパケットデータが不要であると
分かった場合、その時点でＦＩＦＯメモリ内のパケット
データの破棄が行われるわけであるが、そのパケットデ
ータのうちまだＦＩＦＯメモリ１１に到達していない部
分も不要のものとなるので、一致信号により、これ以降
のそのパケットデータのＦＩＦＯメモリ１１への書き込
み動作が行われないようにしてもよい。
【００２７】次に、比較器１２の動作について説明す
る。まず、比較器１２は、入力パケットデータの先頭か
らのデータ数（例えばバイト数、オクテット数）をカウ
ントする。もし、ＰＩＤの位置が不定であってパケット
データ内にＰＩＤの位置情報（ポインタ）が含まれてい
る場合には、その位置情報を取込む。ＰＩＤの位置が固
定である場合には、例えばホストＣＰＵ（不図示）によ
りその位置を予め設定しておく。いずれにせよ、比較器
１２は、入力パケットデータの先頭からのデータ数をカ
ウントし、ＰＩＤ部分のデータを検出する。
る。まず、比較器１２は、入力パケットデータの先頭か
らのデータ数（例えばバイト数、オクテット数）をカウ
ントする。もし、ＰＩＤの位置が不定であってパケット
データ内にＰＩＤの位置情報（ポインタ）が含まれてい
る場合には、その位置情報を取込む。ＰＩＤの位置が固
定である場合には、例えばホストＣＰＵ（不図示）によ
りその位置を予め設定しておく。いずれにせよ、比較器
１２は、入力パケットデータの先頭からのデータ数をカ
ウントし、ＰＩＤ部分のデータを検出する。
【００２８】入力パケットデータがＰＩＤの位置に来た
ら、比較器１２は、入力パケットデータの値（ここでは
ＰＩＤの値）と比較値テーブル１３の値と比較する。比
較器１２は、ＰＩＤの最初の１語に対しては、１語目で
あることを比較値テーブル１３に指示して比較値を取得
し、その比較値とＰＩＤの第１語目とを比較し、続い
て、２語目であることを比較値テーブル１３に指示して
比較値を取得し、その比較値とＰＩＤの第２語目とを比
較し、というようにして、ＰＩＤを１語分ごとに逐次比
較する。なお、比較値テーブル１３には、例えばホスト
ＣＰＵにより、予め目的のＰＩＤを書き込んでおく。比
較器１２は、比較値テーブル１３のすべてのデータと入
力パケットデータ内のＰＩＤを比較し、いずれのデータ
も一致した場合にのみ、すなわち、ＰＩＤが完全に一致
した場合にのみ、ＦＩＦＯメモリ１１にその旨を伝え
る。実際には、比較器１２が出力する一致信号は、現
在、比較動作中（入力パケットデータがＰＩＤまで未だ
到達していないという待機期間中も含む）であるか、Ｐ
ＩＤが完全に一致したか、ＰＩＤが一致しないないか、
を表している。
ら、比較器１２は、入力パケットデータの値（ここでは
ＰＩＤの値）と比較値テーブル１３の値と比較する。比
較器１２は、ＰＩＤの最初の１語に対しては、１語目で
あることを比較値テーブル１３に指示して比較値を取得
し、その比較値とＰＩＤの第１語目とを比較し、続い
て、２語目であることを比較値テーブル１３に指示して
比較値を取得し、その比較値とＰＩＤの第２語目とを比
較し、というようにして、ＰＩＤを１語分ごとに逐次比
較する。なお、比較値テーブル１３には、例えばホスト
ＣＰＵにより、予め目的のＰＩＤを書き込んでおく。比
較器１２は、比較値テーブル１３のすべてのデータと入
力パケットデータ内のＰＩＤを比較し、いずれのデータ
も一致した場合にのみ、すなわち、ＰＩＤが完全に一致
した場合にのみ、ＦＩＦＯメモリ１１にその旨を伝え
る。実際には、比較器１２が出力する一致信号は、現
在、比較動作中（入力パケットデータがＰＩＤまで未だ
到達していないという待機期間中も含む）であるか、Ｐ
ＩＤが完全に一致したか、ＰＩＤが一致しないないか、
を表している。
【００２９】次に、図２を用いてＦＩＦＯメモリ１１で
の動作を説明する。
の動作を説明する。
【００３０】ＦＩＦＯメモリ１１内のデュアルポートメ
モリであるメモリ２１に対するライト要求があったら、
ライト制御部２２はメモリ２１に対し、書き込み動作を
行なう。この時、書き込みアドレスとしてライトポイン
タ２４が参照され、書き込み動作終了後、ライト制御部
２２の指示により、ライトポインタ２４は値を１増加さ
せる。読み出し動作も書き込み動作と同様、外部からの
リード要求により動作する。同様にリード要求があった
ら、リード制御部２３は、メモリ２１に対し読み出し動
作を行なう。この時、読み出しアドレスとしてリードポ
インタ１５が参照され、読み出し動作終了後、リード制
御部２３の指示により、リードポインタ２５は値を１増
加させる。ここで、ライトポインタ２４の値とリードポ
インタ２５の値の差がメモリ２１に格納されているデー
タの量を示している。そして、ライトポインタ２４の値
とリードポインタ２５の値が等しい場合は、メモリ２１
にデータが格納されて場合であるので、リード制御部２
３は、リード要求に応答しない。
モリであるメモリ２１に対するライト要求があったら、
ライト制御部２２はメモリ２１に対し、書き込み動作を
行なう。この時、書き込みアドレスとしてライトポイン
タ２４が参照され、書き込み動作終了後、ライト制御部
２２の指示により、ライトポインタ２４は値を１増加さ
せる。読み出し動作も書き込み動作と同様、外部からの
リード要求により動作する。同様にリード要求があった
ら、リード制御部２３は、メモリ２１に対し読み出し動
作を行なう。この時、読み出しアドレスとしてリードポ
インタ１５が参照され、読み出し動作終了後、リード制
御部２３の指示により、リードポインタ２５は値を１増
加させる。ここで、ライトポインタ２４の値とリードポ
インタ２５の値の差がメモリ２１に格納されているデー
タの量を示している。そして、ライトポインタ２４の値
とリードポインタ２５の値が等しい場合は、メモリ２１
にデータが格納されて場合であるので、リード制御部２
３は、リード要求に応答しない。
【００３１】比較器１２（図１）が比較動作中の場合、
その時の入力パケットデータは、要求するパケットデー
タであるかどうか分からない。そのため、比較動作中
は、メモリ１１への書き込み動作は行なうが、ライトポ
インタ２４とリードポインタ２５の値の差がパケット長
以下の場合には、リード制御部２３は外部からのリード
要求には応答せず、読み出し動作は行なわれない。そし
て、比較が終了し、要求するデータ（ＰＩＤが完全に一
致するパケットデータ）であれば、リード制御部２３は
リード要求に応答する。逆に、もし要求するデータでな
ければ（ＰＩＤが完全に一致するものでないパケットデ
ータの場合）、それまでにメモリ２１に書き込んでいた
データを破棄する。データの破棄は、ライトポインタ２
４の値をメモリ２１に書き込んだデータ数の分だけ減算
することにより実現する。なお、ある入力パケットデー
タについて、データの破棄の時点では、まだ、入力途中
である場合が考えられ、そのようなときに重ねてデータ
を破棄することなくＦＩＦＯメモリ１１へのさらなる格
納を防ぎたい場合には、そのような一致信号が入力した
ときにはライト制御部２２が書き込み動作を実行しない
ような構成とすればよい。
その時の入力パケットデータは、要求するパケットデー
タであるかどうか分からない。そのため、比較動作中
は、メモリ１１への書き込み動作は行なうが、ライトポ
インタ２４とリードポインタ２５の値の差がパケット長
以下の場合には、リード制御部２３は外部からのリード
要求には応答せず、読み出し動作は行なわれない。そし
て、比較が終了し、要求するデータ（ＰＩＤが完全に一
致するパケットデータ）であれば、リード制御部２３は
リード要求に応答する。逆に、もし要求するデータでな
ければ（ＰＩＤが完全に一致するものでないパケットデ
ータの場合）、それまでにメモリ２１に書き込んでいた
データを破棄する。データの破棄は、ライトポインタ２
４の値をメモリ２１に書き込んだデータ数の分だけ減算
することにより実現する。なお、ある入力パケットデー
タについて、データの破棄の時点では、まだ、入力途中
である場合が考えられ、そのようなときに重ねてデータ
を破棄することなくＦＩＦＯメモリ１１へのさらなる格
納を防ぎたい場合には、そのような一致信号が入力した
ときにはライト制御部２２が書き込み動作を実行しない
ような構成とすればよい。
【００３２】このＰＩＤフィルタ回路では、比較器１２
においてパケットデータの先頭からのデータ長を数えつ
つ比較動作を行うとともに、パケットデータの必要・不
必要が判断出来るまではそのパケットデータをＦＩＦＯ
メモリ１１内にとどめておき、必要ならそのまま使用
し、不必要なら破棄することにより、パケットデータ中
でのＰＩＤの位置が不定であっても、回路を変更するこ
となく、パケットフィルタリングを確実に行うことがで
きる。また、比較値テーブル１３から比較値を読み出し
ながら、比較器１２において逐次、比較を行うので、比
較器は１個で済み、ＰＩＤの語長が長くなった場合であ
っても比較値テーブル１３を大きくするだけで済み、Ｐ
ＩＤの語長が長くなっても回路規模がほとんど変わらな
い。
においてパケットデータの先頭からのデータ長を数えつ
つ比較動作を行うとともに、パケットデータの必要・不
必要が判断出来るまではそのパケットデータをＦＩＦＯ
メモリ１１内にとどめておき、必要ならそのまま使用
し、不必要なら破棄することにより、パケットデータ中
でのＰＩＤの位置が不定であっても、回路を変更するこ
となく、パケットフィルタリングを確実に行うことがで
きる。また、比較値テーブル１３から比較値を読み出し
ながら、比較器１２において逐次、比較を行うので、比
較器は１個で済み、ＰＩＤの語長が長くなった場合であ
っても比較値テーブル１３を大きくするだけで済み、Ｐ
ＩＤの語長が長くなっても回路規模がほとんど変わらな
い。
【００３３】図３は本発明の別の実施の形態のＰＩＤフ
ィルタ回路の構成を示すブロック図である。このＰＩＤ
フィルタ回路は、図１に示すＰＩＤフィルタ回路と比
べ、入力パケットデータが入力するとともに比較器１２
からの一致信号で制御されるＦＩＦＯメモリとして２つ
のＦＩＦＯメモリ１１Ａ,１１Ｂを備えるとともに、入
力パケットデータをＦＩＦＯメモリ１１Ａ,１１Ｂのい
ずれか一方に割り振るためのスイッチ１４と、ＦＩＦＯ
メモリ１１Ａ,１１Ｂのいずれか一方を選択して出力パ
ケットデータを出力するためのスイッチ１５とを備えて
いる点で相違する。スイッチ１４,１５は、相互に異な
るＦＩＦＯメモリを選択するように連動し、かつ一致信
号によって制御されている。
ィルタ回路の構成を示すブロック図である。このＰＩＤ
フィルタ回路は、図１に示すＰＩＤフィルタ回路と比
べ、入力パケットデータが入力するとともに比較器１２
からの一致信号で制御されるＦＩＦＯメモリとして２つ
のＦＩＦＯメモリ１１Ａ,１１Ｂを備えるとともに、入
力パケットデータをＦＩＦＯメモリ１１Ａ,１１Ｂのい
ずれか一方に割り振るためのスイッチ１４と、ＦＩＦＯ
メモリ１１Ａ,１１Ｂのいずれか一方を選択して出力パ
ケットデータを出力するためのスイッチ１５とを備えて
いる点で相違する。スイッチ１４,１５は、相互に異な
るＦＩＦＯメモリを選択するように連動し、かつ一致信
号によって制御されている。
【００３４】このＰＩＤフィルタ回路では、スイッチ１
４がＦＩＦＯメモリ１１Ａの方を選択しているとする
と、入力パケットデータはＦＩＦＯメモリ１１Ａに書き
込まれると同時に、そこに含まれるＰＩＤが、比較器１
２により比較値テーブル１３の値と比較される。その
間、スイッチ１５はＦＩＦＯメモリ１１Ｂを選択してい
るから、ＦＩＦＯメモリ１１Ｂの方から出力パケットデ
ータが読み出される。ＦＩＦＯメモリ１１Ｂに書き込ま
れた入力パケットデータが必要なパケットデータである
場合、一致信号によってスイッチ１４,１５を反転さ
せ、ＦＩＦＯメモリ１１Ａから読み出されるデータが出
力パケットデータとして出力されるようにする。ＦＩＦ
Ｏメモリ１１Ａに書き込まれた入力パケットデータが不
要なパケットデータの場合には、このＦＩＦＯメモリ１
１Ａ内のデータを破棄する。これにより、ＰＩＤの含ま
れる位置が不定のパケットデータであっても、パケット
データの選別することができる。
４がＦＩＦＯメモリ１１Ａの方を選択しているとする
と、入力パケットデータはＦＩＦＯメモリ１１Ａに書き
込まれると同時に、そこに含まれるＰＩＤが、比較器１
２により比較値テーブル１３の値と比較される。その
間、スイッチ１５はＦＩＦＯメモリ１１Ｂを選択してい
るから、ＦＩＦＯメモリ１１Ｂの方から出力パケットデ
ータが読み出される。ＦＩＦＯメモリ１１Ｂに書き込ま
れた入力パケットデータが必要なパケットデータである
場合、一致信号によってスイッチ１４,１５を反転さ
せ、ＦＩＦＯメモリ１１Ａから読み出されるデータが出
力パケットデータとして出力されるようにする。ＦＩＦ
Ｏメモリ１１Ａに書き込まれた入力パケットデータが不
要なパケットデータの場合には、このＦＩＦＯメモリ１
１Ａ内のデータを破棄する。これにより、ＰＩＤの含ま
れる位置が不定のパケットデータであっても、パケット
データの選別することができる。
【００３５】
【発明の効果】以上説明したように本発明は、比較値テ
ーブルから比較値を逐次読み出して入力パケットデータ
との比較を行うことにより、ＰＩＤの語長が長い場合で
あっても比較値テーブルを大きくするだけでよく、比較
器は１つしか必要としないという効果がある。これによ
り、ＰＩＤの語長が長くなっても回路規模がほとんど変
わらないですむという効果も生じる。
ーブルから比較値を逐次読み出して入力パケットデータ
との比較を行うことにより、ＰＩＤの語長が長い場合で
あっても比較値テーブルを大きくするだけでよく、比較
器は１つしか必要としないという効果がある。これによ
り、ＰＩＤの語長が長くなっても回路規模がほとんど変
わらないですむという効果も生じる。
【００３６】さらに本発明は、入力パケットデータにつ
いて、そのパケットデータの必要・不必要が判断出来る
まではＦＩＦＯメモリ内にとどめておき、必要ならその
まま使用し、不必要なら破棄することにより、パケット
データ内のＰＩＤの位置が不定であるような場合であっ
ても、回路の変更等を必要とせずに、確実にパケットの
フィルタリングを行うことができるという効果がある。
いて、そのパケットデータの必要・不必要が判断出来る
まではＦＩＦＯメモリ内にとどめておき、必要ならその
まま使用し、不必要なら破棄することにより、パケット
データ内のＰＩＤの位置が不定であるような場合であっ
ても、回路の変更等を必要とせずに、確実にパケットの
フィルタリングを行うことができるという効果がある。
【図１】本発明の好ましい実施の一形態のＰＩＤフィル
タ回路の構成を示すブロック図である。
タ回路の構成を示すブロック図である。
【図２】ＦＩＦＯメモリの構成を示すブロック図であ
る。
る。
【図３】本発明の別の実施の形態のＰＩＤフィルタ回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】ＭＰＥＧ２におけるＴＳパケットの構成を説明
する図である。
する図である。
【図５】ＰＩＤの位置が可変であるパケットの一例を説
明する図である。
明する図である。
【図６】従来のＰＩＤフィルタ回路の構成を示すブロッ
ク図である。
ク図である。
１１,１１Ａ,１１Ｂ,６０ ＦＩＦＯメモリ １２,６４〜６６ 比較器 １３ 比較値テーブル １４,１５ スイッチ ２１ メモリ ２２ ライト制御部 ２３ リード制御部 ２４ ライトポインタ ２５ リードポインタ ２６ 減算器 ６１〜６３ フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/56 H04L 12/28 H04L 13/08 H04N 7/08
Claims (3)
- 【請求項１】 入力パケットデータ中のＰＩＤ（パケッ
ト識別子）を判別してパケットデータのフィルタリング
を行うＰＩＤフィルタ回路であって、 比較値が予め格納される比較値テーブルと、 前記入力パケットデータ中のＰＩＤの格納位置を判別
し、前記比較値テーブルから前記比較値を順次取り出
し、１語ずつ前記ＰＩＤの値と取り出した比較値とを比
較する比較器と、前記入力パケットデータを格納する第１及び第２のＦＩ
ＦＯ（先入れ先出し）メモリと、 前記第１及び第２のＦＩＦＯメモリのいずれか一方に前
記入力パケットデータを入力する第１のスイッチと、 前記第１及び第２のＦＩＦＯメモリのうち前記第１のス
イッチが選択していない方の出力を選択する第２のスイ
ッチと、 を有し、 前記第１及び第２のＦＩＦＯメモリのうちの一方のＦＩ
ＦＯメモリに前記入力パケットデータが入力していると
き、他方のＦＩＦＯメモリから出力パケットデータ出力
され、 前記比較器での比較動作の結果、前記一方のＦＩＦＯメ
モリに格納した入力パケットデータが必要なものである
ときは、前記第１及び第２のスイッチを切り換えて当該
一方のＦＩＦＯメモリから出力パケットデータを出力す
る、 ＰＩＤフィルタ回路。 - 【請求項２】 入力パケットデータ中のＰＩＤ（パケッ
ト識別子）を判別してパケットデータのフィルタリング
を行うＰＩＤフィルタ回路であって、 比較値が予め格納される比較値テーブルと、 前記入力パケットデータ中のＰＩＤの格納位置を判別
し、前記比較値テーブルから前記比較値を順次取り出
し、１語ずつ前記ＰＩＤの値と取り出した比較値とを比
較する比較器と、 前記入力パケットデータを先入れ先出しで格納するＦＩ
ＦＯ（先入れ先出し）メモリと、を有し、 前記ＦＩＦＯメモリは、前記比較器での比較動作の結
果、前記入力パケットデータが必要なものと判別される
までは読み出し動作を実行せず、前記入力パケットデー
タが不必要なものと判別されたときは前記ＦＩＦＯメモ
リ内の当該入力パケットデータをクリアし、 前記ＦＩＦＯメモリは、 前記入力パケットデータを格納するとともに書き込み動
作及び読み出し動作を独立して実行できるデュアルポー
トメモリと、 前記デュアルポートメモリに対する書き込みアドレスを
保持するライトポインタと、 前記デュアルポートメモリに対する読み出しアドレスを
保持するリードポインタと、 前記デュアルポートメモリに対する書き込み動作を制御
し、書き込み動作を行った場合には前記ライトポインタ
の値に１を加算し、かつ、前記比較器での比較動作の結
果、前記入力パケットデータが不要なものと判別された
ときには、当該入力パケットデータのデータ量に応じて
前記ライトポインタの値を減算するライト制御部と、 外部からのリード要求に応じて前記デュアルポートメモ
リに対する読み出し動作を制御し、読み出し動作を行っ
た場合には前記リードポインタの値に１を加算し、前記
デュアルポートメモリ内のデータ量が前記入力パケット
データのパケット長以下である場合には前記リード要求
によらずに読み出し動作を非実行とするリード制御部
と、を有する、 ＰＩＤフィルタ回路。 - 【請求項３】 前記ライトポインタの値と前記リードポ
インタの値との差を算出して、前記デュアルポートメモ
リ内のデータ量として前記リード制御部に出力する減算
器を有する請求項２に記載のＰＩＤフィルタ回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3886698A JP3189889B2 (ja) | 1998-02-20 | 1998-02-20 | Ｐｉｄフィルタ回路 |
| US09/243,551 US6538999B1 (en) | 1998-02-20 | 1999-02-03 | PID filter circuit and FIFO circuit |
| TW088101812A TW409477B (en) | 1998-02-20 | 1999-02-06 | PID filter circuit and fifo circuit |
| SG9900500A SG102533A1 (en) | 1998-02-20 | 1999-02-09 | Pid filter circuit and fifo circuit |
| SG200304830-3A SG140448A1 (en) | 1998-02-20 | 1999-02-09 | Pid filter circuit and fifo circuit |
| KR1019990005496A KR19990072760A (ko) | 1998-02-20 | 1999-02-19 | 패킷식별자필터회로및선입선출회로 |
| EP19990250047 EP0949808A3 (en) | 1998-02-20 | 1999-02-19 | PID filter circuit and FIFO circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3886698A JP3189889B2 (ja) | 1998-02-20 | 1998-02-20 | Ｐｉｄフィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11239177A JPH11239177A (ja) | 1999-08-31 |
| JP3189889B2 true JP3189889B2 (ja) | 2001-07-16 |
Family
ID=12537141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3886698A Expired - Fee Related JP3189889B2 (ja) | 1998-02-20 | 1998-02-20 | Ｐｉｄフィルタ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6538999B1 (ja) |
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