JP3173486B2 - デジタルｃｍｏｓ回路 - Google Patents
デジタルｃｍｏｓ回路Info
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- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】この発明は、しきい値電圧が
制御可能なデジタルＣＭＯＳ回路に関する。
制御可能なデジタルＣＭＯＳ回路に関する。
【０００２】
【従来の技術】図４は、従来のデジタルＣＭＯＳ回路の
回路図である。図４に示すデジタルＣＭＯＳ回路では、
入力端子５におけるしきい値電圧が、通常、第１電源１
の電圧Ｖｄｄの２０％から８０％の範囲に入るように設
計されているが、その値は良く知られているように、Ｎ
ＭＯＳトランジスタおよびＰＭＯＳトランジスタのしき
い値電圧に影響される。
回路図である。図４に示すデジタルＣＭＯＳ回路では、
入力端子５におけるしきい値電圧が、通常、第１電源１
の電圧Ｖｄｄの２０％から８０％の範囲に入るように設
計されているが、その値は良く知られているように、Ｎ
ＭＯＳトランジスタおよびＰＭＯＳトランジスタのしき
い値電圧に影響される。
【０００３】また、近年プロセスの微細化が進む中で電
源電圧が低下してきているので、いわゆるデジタル信号
のノイズマージンが少なくなってきており、しきい値電
圧がノイズマージンに与える影響が大きくなってきてい
る。
源電圧が低下してきているので、いわゆるデジタル信号
のノイズマージンが少なくなってきており、しきい値電
圧がノイズマージンに与える影響が大きくなってきてい
る。
【０００４】さらに、携帯電話機等の電池駆動システム
では、一度の充電で長時間使えるようにするために、低
消費電流化が求められている。
では、一度の充電で長時間使えるようにするために、低
消費電流化が求められている。
【０００５】
【発明が解決しようとする課題】上述したように、従来
のデジタルＣＭＯＳ回路では、入力端子におけるしきい
値電圧が、ＰＭＯＳおよびＮＭＯＳトランジスタのしき
い値電圧に影響される度合いが大きく、また、電源電圧
が低下とともに、デジタル信号のノイズマージンが少な
くなってきているために、しきい値電圧がノイズマージ
ンに与える影響が大きくなってきており、回路のしきい
値電圧を制御できる回路が望まれている。しかも、低消
費電流化の要請から、精度はそこそこで良いが、アナロ
グのコンパレータのように定常的に電流を必要としない
回路が望まれている。
のデジタルＣＭＯＳ回路では、入力端子におけるしきい
値電圧が、ＰＭＯＳおよびＮＭＯＳトランジスタのしき
い値電圧に影響される度合いが大きく、また、電源電圧
が低下とともに、デジタル信号のノイズマージンが少な
くなってきているために、しきい値電圧がノイズマージ
ンに与える影響が大きくなってきており、回路のしきい
値電圧を制御できる回路が望まれている。しかも、低消
費電流化の要請から、精度はそこそこで良いが、アナロ
グのコンパレータのように定常的に電流を必要としない
回路が望まれている。
【０００６】この発明の目的は、しきい値電圧が制御可
能であり、また、定常的な電流を流すことがないデジタ
ルＣＭＯＳ回路を提供することにある。
能であり、また、定常的な電流を流すことがないデジタ
ルＣＭＯＳ回路を提供することにある。
【０００７】
【課題を解決するための手段】この発明のデジタルＣＭ
ＯＳ回路は、一方の差動入力が入力端子に接続され、他
方の差動入力が基準電圧入力端子に接続され、一方の差
動出力が出力端子に接続されている差動ペアＰＭＯＳト
ランジスタと、ドレインが前記差動ペアＰＭＯＳトラン
ジスタのソースに接続され、ソースが第１電源に接続さ
れ、ゲートが入力端子に接続されたＰＭＯＳトランジス
タと、前記差動ペアＰＭＯＳトランジスタの他方の差動
出力と第２電源との間に接続された第１のスイッチと、
一方の差動入力が入力端子に接続され、他方の差動入力
が基準電圧入力端子に接続され、一方の差動出力が出力
端子に接続されている差動ペアＮＭＯＳトランジスタ
と、ドレインが前記差動ペアＮＭＯＳトランジスタのソ
ースに接続され、ソースが第２電源に接続され、ゲート
が入力端子に接続されたＮＭＯＳトランジスタと、前記
差動ペアＮＭＯＳトランジスタの他方の差動出力と第１
電源との間に接続された第２のスイッチと、入力が出力
端子に接続され、出力が前記第１のスイッチと第２のス
イッチのそれぞれの制御端子に接続されたスイッチ制御
回路と、を備えることを特徴とする。
ＯＳ回路は、一方の差動入力が入力端子に接続され、他
方の差動入力が基準電圧入力端子に接続され、一方の差
動出力が出力端子に接続されている差動ペアＰＭＯＳト
ランジスタと、ドレインが前記差動ペアＰＭＯＳトラン
ジスタのソースに接続され、ソースが第１電源に接続さ
れ、ゲートが入力端子に接続されたＰＭＯＳトランジス
タと、前記差動ペアＰＭＯＳトランジスタの他方の差動
出力と第２電源との間に接続された第１のスイッチと、
一方の差動入力が入力端子に接続され、他方の差動入力
が基準電圧入力端子に接続され、一方の差動出力が出力
端子に接続されている差動ペアＮＭＯＳトランジスタ
と、ドレインが前記差動ペアＮＭＯＳトランジスタのソ
ースに接続され、ソースが第２電源に接続され、ゲート
が入力端子に接続されたＮＭＯＳトランジスタと、前記
差動ペアＮＭＯＳトランジスタの他方の差動出力と第１
電源との間に接続された第２のスイッチと、入力が出力
端子に接続され、出力が前記第１のスイッチと第２のス
イッチのそれぞれの制御端子に接続されたスイッチ制御
回路と、を備えることを特徴とする。
【０００８】
【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【０００９】図１は、この発明の第１の実施の形態を示
すデジタルＣＭＯＳ回路の回路図である。図１におい
て、ＰＭＯＳトランジスタ１０と差動ペアＰＭＯＳトラ
ンジスタ１００で構成される差動回路と、これと対称に
構成されたＮＭＯＳトランジスタ２０と差動ペアＮＭＯ
Ｓトランジスタ２００で構成される差動回路のそれぞれ
の一方の差動入力が入力端子５に接続され、それぞれの
他方の差動入力が基準電圧入力端子７に接続されてい
る。
すデジタルＣＭＯＳ回路の回路図である。図１におい
て、ＰＭＯＳトランジスタ１０と差動ペアＰＭＯＳトラ
ンジスタ１００で構成される差動回路と、これと対称に
構成されたＮＭＯＳトランジスタ２０と差動ペアＮＭＯ
Ｓトランジスタ２００で構成される差動回路のそれぞれ
の一方の差動入力が入力端子５に接続され、それぞれの
他方の差動入力が基準電圧入力端子７に接続されてい
る。
【００１０】差動ペアＰＭＯＳトランジスタ１００の一
方の差動出力と差動ペアＮＭＯＳトランジスタ２００の
一方の差動出力は相互接続され、かつ出力端子６に接続
されている。また、差動ペアＰＭＯＳトランジスタ１０
０の他方の差動出力は、スイッチ３０を通して第２電源
２に接続され、差動ペアＮＭＯＳトランジスタ２００の
他方の差動出力は、スイッチ４０を通して第１電源１に
接続されている。
方の差動出力と差動ペアＮＭＯＳトランジスタ２００の
一方の差動出力は相互接続され、かつ出力端子６に接続
されている。また、差動ペアＰＭＯＳトランジスタ１０
０の他方の差動出力は、スイッチ３０を通して第２電源
２に接続され、差動ペアＮＭＯＳトランジスタ２００の
他方の差動出力は、スイッチ４０を通して第１電源１に
接続されている。
【００１１】ＰＭＯＳトランジスタ１０のソースは第１
電源１に接続され、ドレインは差動ペアＰＭＯＳトラン
ジスタ１００のソースに接続され、ゲートは入力端子５
に接続されており、ＮＭＯＳトランジスタ２０のソース
は第２電源２に接続され、ドレインは差動ペアＮＭＯＳ
トランジスタ２００ソースに接続され、ゲートは入力端
子５に接続されている。
電源１に接続され、ドレインは差動ペアＰＭＯＳトラン
ジスタ１００のソースに接続され、ゲートは入力端子５
に接続されており、ＮＭＯＳトランジスタ２０のソース
は第２電源２に接続され、ドレインは差動ペアＮＭＯＳ
トランジスタ２００ソースに接続され、ゲートは入力端
子５に接続されている。
【００１２】スイッチ制御回路３００の入力は出力端子
６に接続され、その出力はスイッチ３０とスイッチ４０
のそれぞれの制御端子に接続されている。
６に接続され、その出力はスイッチ３０とスイッチ４０
のそれぞれの制御端子に接続されている。
【００１３】図２は、差動ペアＰＭＯＳトランジスタ１
００の一例を示す図である。差動ペアＰＭＯＳトランジ
スタは、図２に示すように２つのＰＭＯＳトランジスタ
のソース側が相互に接続されている。
００の一例を示す図である。差動ペアＰＭＯＳトランジ
スタは、図２に示すように２つのＰＭＯＳトランジスタ
のソース側が相互に接続されている。
【００１４】図３は、差動ペアＮＭＯＳトランジスタ２
００の一例を示す図である。差動ペアＮＭＯＳトランジ
スタは、図３に示すように、２つのＮＭＯＳトランジス
タのソース側が相互に接続されている。
００の一例を示す図である。差動ペアＮＭＯＳトランジ
スタは、図３に示すように、２つのＮＭＯＳトランジス
タのソース側が相互に接続されている。
【００１５】次に、この実施の形態の動作について図１
を参照して説明する。
を参照して説明する。
【００１６】第１電源１にＶｄｄという電圧が印加さ
れ、第２電源２にゼロの電圧が印加され、基準電圧入力
端子７にＶｄｄ／２が印加された状態とする。この時、
入力端子５にゼロからＶｄｄへと変化する電圧が印加さ
れた時のことを考える。
れ、第２電源２にゼロの電圧が印加され、基準電圧入力
端子７にＶｄｄ／２が印加された状態とする。この時、
入力端子５にゼロからＶｄｄへと変化する電圧が印加さ
れた時のことを考える。
【００１７】まず、入力端子５の電圧がゼロの時を考え
る。この状態では、ＮＭＯＳトランジスタ２０は、ＯＦ
Ｆ状態であって、電流Ｉ２０、Ｉ２００ともゼロであ
り、他方、ＰＭＯＳトランジスタ１０はＯＮ状態であ
り、差動ペアＰＭＯＳトランジスタ１００は、Ｉ１００
を流しうるべくＯＮしている。したがって、出力端子６
は、Ｖｄｄまで電圧が高くなっている。
る。この状態では、ＮＭＯＳトランジスタ２０は、ＯＦ
Ｆ状態であって、電流Ｉ２０、Ｉ２００ともゼロであ
り、他方、ＰＭＯＳトランジスタ１０はＯＮ状態であ
り、差動ペアＰＭＯＳトランジスタ１００は、Ｉ１００
を流しうるべくＯＮしている。したがって、出力端子６
は、Ｖｄｄまで電圧が高くなっている。
【００１８】この時、スイッチ制御回路３００は、出力
端子６がハイレベルであることを検出し、スイッチ３０
をＯＦＦにし、スイッチ４０をＯＮにする。これは、第
１電源１→ＰＭＯＳトランジスタ１０→差動ペアＰＭＯ
Ｓトランジスタ１００→スイッチ３０→第２電源２へと
定常的に電流が流れないようにするためである。
端子６がハイレベルであることを検出し、スイッチ３０
をＯＦＦにし、スイッチ４０をＯＮにする。これは、第
１電源１→ＰＭＯＳトランジスタ１０→差動ペアＰＭＯ
Ｓトランジスタ１００→スイッチ３０→第２電源２へと
定常的に電流が流れないようにするためである。
【００１９】次に、入力端子５の電圧がＶｄｄ／２の前
後で変化する時を考える。この状態では、ＰＭＯＳトラ
ンジスタ１０、ＮＭＯＳトランジスタ２０、スイッチ４
０はＯＮ状態であり、スイッチ３０はＯＦＦ状態であ
り、電流Ｉ１０、Ｉ２０が流れている。電流Ｉ１００
は、スイッチ３０がＯＦＦしているので、電流Ｉ１０と
同じ電流が流れている。
後で変化する時を考える。この状態では、ＰＭＯＳトラ
ンジスタ１０、ＮＭＯＳトランジスタ２０、スイッチ４
０はＯＮ状態であり、スイッチ３０はＯＦＦ状態であ
り、電流Ｉ１０、Ｉ２０が流れている。電流Ｉ１００
は、スイッチ３０がＯＦＦしているので、電流Ｉ１０と
同じ電流が流れている。
【００２０】一方、電流Ｉ２００は、入力端子５の電圧
と基準電圧入力７の電圧を比較からＩ２０の電流が配分
された値である。電流Ｉ２００、つまりＩ２０の配分
は、入力端子５の電圧がＶｄｄ／２前後で大幅に変化す
る。入力端子５の電圧が上昇し、能力的にＩ２００＞Ｉ
１００となった時、出力端子６はゼロ側に傾いて行く。
出力端子６の電圧レベルがローレベルの範囲に入った
時、スイッチ制御回路３００が働いて、スイッチ３０を
ＯＮ、スイッチ４０をＯＦＦにする。スイッチ３０がＯ
ＮすることでＩ１００の電流が更に減り、スイッチ４０
がＯＦＦすることでＩ２００の電流がさらに増え、出力
端子６の電圧レベルの下降が加速される。
と基準電圧入力７の電圧を比較からＩ２０の電流が配分
された値である。電流Ｉ２００、つまりＩ２０の配分
は、入力端子５の電圧がＶｄｄ／２前後で大幅に変化す
る。入力端子５の電圧が上昇し、能力的にＩ２００＞Ｉ
１００となった時、出力端子６はゼロ側に傾いて行く。
出力端子６の電圧レベルがローレベルの範囲に入った
時、スイッチ制御回路３００が働いて、スイッチ３０を
ＯＮ、スイッチ４０をＯＦＦにする。スイッチ３０がＯ
ＮすることでＩ１００の電流が更に減り、スイッチ４０
がＯＦＦすることでＩ２００の電流がさらに増え、出力
端子６の電圧レベルの下降が加速される。
【００２１】次に、入力端子５の電圧がＶｄｄの時を考
える。この状態では、ＰＭＯＳトランジスタ１０はＯＦ
Ｆ状態であって、電流Ｉ１０、Ｉ１００ともゼロであ
り、他方、ＮＭＯＳトランジスタ２０はＯＮ状態であ
り、差動ペアＮＭＯＳトランジスタ２００は、Ｉ２００
を流しうるべくＯＮしている。したがって、出力端子６
は、ゼロＶまで電圧が低くなっている。
える。この状態では、ＰＭＯＳトランジスタ１０はＯＦ
Ｆ状態であって、電流Ｉ１０、Ｉ１００ともゼロであ
り、他方、ＮＭＯＳトランジスタ２０はＯＮ状態であ
り、差動ペアＮＭＯＳトランジスタ２００は、Ｉ２００
を流しうるべくＯＮしている。したがって、出力端子６
は、ゼロＶまで電圧が低くなっている。
【００２２】この時、スイッチ３０はＯＮし、スイッチ
４０はＯＦＦしている。これは、スイッチ４０をＯＦＦ
にして、第１電源１→スイッチ４０→差動ペアＮＭＯＳ
トランジスタ２００→ＮＭＯＳトランジスタ２０→第２
電源２へと定常的に電流が流れないようにするためであ
る。
４０はＯＦＦしている。これは、スイッチ４０をＯＦＦ
にして、第１電源１→スイッチ４０→差動ペアＮＭＯＳ
トランジスタ２００→ＮＭＯＳトランジスタ２０→第２
電源２へと定常的に電流が流れないようにするためであ
る。
【００２３】上述のように、この実施の形態は、入力が
基準電圧と比較され、出力が変化し、ＭＯＳトランジス
タの閾値の影響を直接受け難い回路として動作する。し
かも定常的に電流が流れない。
基準電圧と比較され、出力が変化し、ＭＯＳトランジス
タの閾値の影響を直接受け難い回路として動作する。し
かも定常的に電流が流れない。
【００２４】図４は、この発明の第１の実施の形態の具
体例を示す回路図である。図１との違いは、スイッチ３
０がＰＭＯＳトランジスタで、スイッチ４０がＮＭＯＳ
トランジスタで、スイッチ制御回路が正転アンプで構成
されていることである。動作は上に述べた通りである。
体例を示す回路図である。図１との違いは、スイッチ３
０がＰＭＯＳトランジスタで、スイッチ４０がＮＭＯＳ
トランジスタで、スイッチ制御回路が正転アンプで構成
されていることである。動作は上に述べた通りである。
【００２５】図５は、この発明の第２の実施の形態を示
す回路図である。第１の実施の形態と異なり、スイッチ
制御回路３００が、ヒステリシス付き正転アンプで構成
されている。
す回路図である。第１の実施の形態と異なり、スイッチ
制御回路３００が、ヒステリシス付き正転アンプで構成
されている。
【００２６】図６は、この発明の第３の実施の形態を示
す回路図である。第３の実施の形態は、スイッチ制御回
路３００を使わず、直接出力端子の信号でスイッチ３０
とスイッチ４０を制御する構成となっている。
す回路図である。第３の実施の形態は、スイッチ制御回
路３００を使わず、直接出力端子の信号でスイッチ３０
とスイッチ４０を制御する構成となっている。
【００２７】
【発明の効果】以上説明したように、この発明は、従来
のデジタルＣＭＯＳ回路のように、回路のしきい値電圧
が、ＰＭＯＳおよびＮＭＯＳトランジスタのしきい値電
圧に影響される度合いが小さくなり、しきい値電圧のば
らつき範囲を制御可能とすることができる。特に電源電
圧が低い領域では、しきい値電圧がノイズマージンに与
える影響が大きくなってくるので、なるべく電源の半分
近くにしきい値電圧を制御できることは、ノイズマージ
ンにたいする効果が大きい。
のデジタルＣＭＯＳ回路のように、回路のしきい値電圧
が、ＰＭＯＳおよびＮＭＯＳトランジスタのしきい値電
圧に影響される度合いが小さくなり、しきい値電圧のば
らつき範囲を制御可能とすることができる。特に電源電
圧が低い領域では、しきい値電圧がノイズマージンに与
える影響が大きくなってくるので、なるべく電源の半分
近くにしきい値電圧を制御できることは、ノイズマージ
ンにたいする効果が大きい。
【００２８】また、この発明は、定常的な電流の流れを
制限するので、消費電流を低減することができる。
制限するので、消費電流を低減することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態を示すデジタルＣ
ＭＯＳ回路の回路図である。
ＭＯＳ回路の回路図である。
【図２】ＰＭＯＳ差動ペアトランジスタの一例を示す図
である。
である。
【図３】ＮＭＯＳ差動ペアトランジスタの一例を示す図
である。
である。
【図４】この発明の第１の実施の形態の具体例を示す回
路図である。
路図である。
【図５】この発明の第２の実施の形態を示す回路図であ
る。
る。
【図６】この発明の第３の実施の形態を示す回路図であ
る。
る。
【図７】従来のデジタルＣＭＯＳ回路の回路図である。
１ 第１電源 ２ 第２電源 ５ 入力端子 ６ 出力端子 ７ 基準電圧入力端子 １０，５０ ＰＭＯＳトランジスタ ２０，６０ ＮＭＯＳトランジスタ ３０，４０ スイッチ １００ 差動ペアＰＭＯＳトランジスタ ２００ 差動ペアＮＭＯＳトランジスタ ３００ スイッチ制御回路
Claims (6)
- 【請求項１】一方の差動入力が入力端子に接続され、他
方の差動入力が基準電圧入力端子に接続され、一方の差
動出力が出力端子に接続されている差動ペアＰＭＯＳト
ランジスタと、 ドレインが前記差動ペアＰＭＯＳトランジスタのソース
に接続され、ソースが第１電源に接続され、ゲートが入
力端子に接続されたＰＭＯＳトランジスタと、 前記差動ペアＰＭＯＳトランジスタの他方の差動出力と
第２電源との間に接続された第１のスイッチと、 一方の差動入力が入力端子に接続され、他方の差動入力
が基準電圧入力端子に接続され、一方の差動出力が出力
端子に接続されている差動ペアＮＭＯＳトランジスタ
と、 ドレインが前記差動ペアＮＭＯＳトランジスタのソース
に接続され、ソースが第２電源に接続され、ゲートが入
力端子に接続されたＮＭＯＳトランジスタと、 前記差動ペアＮＭＯＳトランジスタの他方の差動出力と
第１電源との間に接続された第２のスイッチと、 入力が出力端子に接続され、出力が前記第１のスイッチ
と第２のスイッチのそれぞれの制御端子に接続されたス
イッチ制御回路と、を備えることを特徴とするデジタル
ＣＭＯＳ回路。 - 【請求項２】一方の差動入力が入力端子に接続され、他
方の差動入力が基準電圧入力端子に接続され、一方の差
動出力が出力端子に接続されている差動ペアＰＭＯＳト
ランジスタと、 ドレインが前記差動ペアＰＭＯＳトランジスタのソース
に接続され、ソースが第１電源に接続され、ゲートが入
力端子に接続された第１のＰＭＯＳトランジスタと、 ソースが前記差動ペアＰＭＯＳトランジスタの他方の差
動出力に接続され、ドレインが第２電源に接続された第
２のＰＭＯＳトランジスタと、 一方の差動入力が入力端子に接続され、他方の差動入力
が基準電圧入力端子に接続され、一方の差動出力が出力
端子に接続されている差動ペアＮＭＯＳトランジスタ
と、 ドレインが前記差動ペアＮＭＯＳトランジスタのソース
に接続され、ソースが第２電源に接続され、ゲートが入
力端子に接続された第１のＮＭＯＳトランジスタと、 ソースが前記差動ペアＮＭＯＳトランジスタの他方の差
動出力に接続され、ドレインが第１電源に接続された第
２のＮＭＯＳトランジスタと、 入力が出力端子に接続され、出力が前記第２のＰＭＯＳ
トランジスタおよび第２のＮＭＯＳトランジスタのゲー
トに接続された正転アンプで構成されたスイッチ制御回
路と、を備えることを特徴とするデジタルＣＭＯＳ回
路。 - 【請求項３】前記正転アンプが、ヒステリシス付き正転
アンプであることを特徴とする請求項２に記載のデジタ
ルＣＭＯＳ回路。 - 【請求項４】一方の差動入力が入力端子に接続され、他
方の差動入力が基準電圧入力端子に接続され、一方の差
動出力が出力端子に接続されている差動ペアＰＭＯＳト
ランジスタと、 ドレインが前記差動ペアＰＭＯＳトランジスタのソース
に接続され、ソースが第１電源に接続され、ゲートが入
力端子に接続された第１のＰＭＯＳトランジスタと、 ソースが前記差動ペアＰＭＯＳトランジスタの他方の差
動出力に接続され、ドレインが第２電源に接続され、ゲ
ートが出力端子に接続された第２のＰＭＯＳトランジス
タと、 一方の差動入力が入力端子に接続され、他方の差動入力
が基準電圧入力端子に接続され、一方の差動出力が出力
端子に接続されている差動ペアＮＭＯＳトランジスタ
と、 ドレインが前記差動ペアＮＭＯＳトランジスタのソース
に接続され、ソースが第２電源に接続され、ゲートが入
力端子に接続された第１のＮＭＯＳトランジスタと、 ソースが前記差動ペアＮＭＯＳトランジスタの他方の差
動出力に接続され、ドレインが第１電源に接続され、ゲ
ートが出力端子に接続された第２のＮＭＯＳトランジス
タと、を備えることを特徴とするデジタルＣＭＯＳ回
路。 - 【請求項５】低電圧駆動ＬＳＩの入力段に用いられるこ
とを特徴とする請求項１〜４のいずれかに記載のデジタ
ルＣＭＯＳ回路。 - 【請求項６】請求項１〜５のいずれかに記載のデジタル
ＣＭＯＳ回路を用いたことを特徴とする携帯端末機用Ｌ
ＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35727698A JP3173486B2 (ja) | 1998-12-16 | 1998-12-16 | デジタルｃｍｏｓ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35727698A JP3173486B2 (ja) | 1998-12-16 | 1998-12-16 | デジタルｃｍｏｓ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183727A JP2000183727A (ja) | 2000-06-30 |
| JP3173486B2 true JP3173486B2 (ja) | 2001-06-04 |
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ID=18453294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35727698A Expired - Fee Related JP3173486B2 (ja) | 1998-12-16 | 1998-12-16 | デジタルｃｍｏｓ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3173486B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320663B1 (en) | 1999-01-22 | 2001-11-20 | Cymer, Inc. | Method and device for spectral measurements of laser beam |
| JP6053240B1 (ja) * | 2016-06-20 | 2016-12-27 | 株式会社レーベン販売 | 温度調整装置 |
-
1998
- 1998-12-16 JP JP35727698A patent/JP3173486B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320663B1 (en) | 1999-01-22 | 2001-11-20 | Cymer, Inc. | Method and device for spectral measurements of laser beam |
| JP6053240B1 (ja) * | 2016-06-20 | 2016-12-27 | 株式会社レーベン販売 | 温度調整装置 |
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| JP2000183727A (ja) | 2000-06-30 |
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