JP3168431B2 - 薄膜トランジスタ素子の製造方法 - Google Patents
薄膜トランジスタ素子の製造方法Info
- Publication number
- JP3168431B2 JP3168431B2 JP21832991A JP21832991A JP3168431B2 JP 3168431 B2 JP3168431 B2 JP 3168431B2 JP 21832991 A JP21832991 A JP 21832991A JP 21832991 A JP21832991 A JP 21832991A JP 3168431 B2 JP3168431 B2 JP 3168431B2
- Authority
- JP
- Japan
- Prior art keywords
- active layer
- semiconductor
- semiconductor active
- layer
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ素子の
製造方法に係り、特に、薄膜トランジスタ素子を電解析
出（電気めっきを含む）及び無電解析出（無電解めっ
き）によって薄膜トランジスタ素子を製造するに好適な
薄膜トランジスタ素子の製造方法に関する。
製造方法に係り、特に、薄膜トランジスタ素子を電解析
出（電気めっきを含む）及び無電解析出（無電解めっ
き）によって薄膜トランジスタ素子を製造するに好適な
薄膜トランジスタ素子の製造方法に関する。
【０００２】
【従来の技術】従来、半導体素子として結晶シリコンが
用いられているが、作り易さ、低コストの面から、太陽
電池、薄膜トランジスタ素子にアモルファスシリコンが
採用されている。
用いられているが、作り易さ、低コストの面から、太陽
電池、薄膜トランジスタ素子にアモルファスシリコンが
採用されている。
【０００３】
【発明が解決しようとする課題】しかし、従来技術で
は、アモルファスシリコンを用いて薄膜トランジスタ素
子を製造するのに際して真空装置を用いなければなら
ず、製造工程の自動化が困難である。また、真空装置を
用いると、真空を引いたり、真空を解除したり、真空装
置内部に付着したアモルファスシリコンを取り除くメン
テナンスに時間がかかったりし、スループットの向上の
妨げとなる。さらに、真空装置を用いると製造システム
全体の価格が高くなり、薄膜トランジスタ素子単体の製
造コストが高くなる。特に薄膜トランジスタ素子を用い
たアクテイブマトリックス型液晶表示装置の価格の低減
の妨げとなる。更に真空装置を用いたのでは、薄膜トラ
ンジスタ素子群を大型の基板上に形成するのが困難であ
り、アクテイブマトリクス型液晶表示装置の表示画面を
大型化するのが困難である。なお、特開平２−２３２９
３５号公報に記載されているように、真空装置を用いな
いで薄膜トランジスタ素子を製造することも可能である
が、この方法を、アモルファスシリコンを用いたものに
そのまま適用することはできない。
は、アモルファスシリコンを用いて薄膜トランジスタ素
子を製造するのに際して真空装置を用いなければなら
ず、製造工程の自動化が困難である。また、真空装置を
用いると、真空を引いたり、真空を解除したり、真空装
置内部に付着したアモルファスシリコンを取り除くメン
テナンスに時間がかかったりし、スループットの向上の
妨げとなる。さらに、真空装置を用いると製造システム
全体の価格が高くなり、薄膜トランジスタ素子単体の製
造コストが高くなる。特に薄膜トランジスタ素子を用い
たアクテイブマトリックス型液晶表示装置の価格の低減
の妨げとなる。更に真空装置を用いたのでは、薄膜トラ
ンジスタ素子群を大型の基板上に形成するのが困難であ
り、アクテイブマトリクス型液晶表示装置の表示画面を
大型化するのが困難である。なお、特開平２−２３２９
３５号公報に記載されているように、真空装置を用いな
いで薄膜トランジスタ素子を製造することも可能である
が、この方法を、アモルファスシリコンを用いたものに
そのまま適用することはできない。
【０００４】本発明の目的は、真空装置を用いることな
く半導体層と半導体活性層を形成することができる薄膜
トランジスタ素子の製造方法を提供することにある。
く半導体層と半導体活性層を形成することができる薄膜
トランジスタ素子の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、基板上に導電層を積層する導電層積層工
程と、前記導電層を電解液に浸すとともに前記導電層に
電圧を印加し、電解析出により前記導電層上に半導体活
性層を積層させる半導体活性層積層工程と、前記半導体
活性層をドープ用元素を含む半導体形成用の元素を含む
電解液に浸すとともに、前記半導体活性層に電圧を印加
し、前記半導体活性層上にドープ用元素を含む一対の半
導体層を電解析出により積層させる半導体層積層工程
と、前記半導体活性層上に絶縁層を介してゲート電極を
形成させるゲート電極形成工程と、前記ドープ用元素を
含む一対の半導体層の一方の半導体層上にドレイン電極
を接続し、他方の半導体層上にソース電極を接続するド
レイン・ソース電極接続工程とを有する薄膜トレンジス
タ素子の製造方法を採用したものである。
に、本発明は、基板上に導電層を積層する導電層積層工
程と、前記導電層を電解液に浸すとともに前記導電層に
電圧を印加し、電解析出により前記導電層上に半導体活
性層を積層させる半導体活性層積層工程と、前記半導体
活性層をドープ用元素を含む半導体形成用の元素を含む
電解液に浸すとともに、前記半導体活性層に電圧を印加
し、前記半導体活性層上にドープ用元素を含む一対の半
導体層を電解析出により積層させる半導体層積層工程
と、前記半導体活性層上に絶縁層を介してゲート電極を
形成させるゲート電極形成工程と、前記ドープ用元素を
含む一対の半導体層の一方の半導体層上にドレイン電極
を接続し、他方の半導体層上にソース電極を接続するド
レイン・ソース電極接続工程とを有する薄膜トレンジス
タ素子の製造方法を採用したものである。
【０００６】前記薄膜トランジスタの製造方法を採用す
るに際しては、以下の要素を付加することができる。 （１）前記半導体活性層と前記半導体層はアモルファス
シリコンであり、前記ドープ用元素は燐である。 （２）前記半導体活性層積層工程の後、前記ゲート電極
形成工程の前に、前記半導体活性層を水素雰囲気中でア
ニール処理し、前記半導体活性層中の未結合手を水素に
より終端する工程を有する。 （３）前記半導体活性層積層工程の後、前記ゲート電極
形成工程の前に、前記半導体活性層をアニール処理し、
前記半導体活性層の表面を微結晶化させる工程を有す
る。 （４）前記半導体活性層積層工程または前記半導体層積
層工程の少なくとも一方において、前記導電層または前
記半導体活性層に励起光を当てながら前記導電層に前記
半導体活性層をまたは前記半導体活性層に前記半導体層
を電解析出により積層させる工程を含む。
るに際しては、以下の要素を付加することができる。 （１）前記半導体活性層と前記半導体層はアモルファス
シリコンであり、前記ドープ用元素は燐である。 （２）前記半導体活性層積層工程の後、前記ゲート電極
形成工程の前に、前記半導体活性層を水素雰囲気中でア
ニール処理し、前記半導体活性層中の未結合手を水素に
より終端する工程を有する。 （３）前記半導体活性層積層工程の後、前記ゲート電極
形成工程の前に、前記半導体活性層をアニール処理し、
前記半導体活性層の表面を微結晶化させる工程を有す
る。 （４）前記半導体活性層積層工程または前記半導体層積
層工程の少なくとも一方において、前記導電層または前
記半導体活性層に励起光を当てながら前記導電層に前記
半導体活性層をまたは前記半導体活性層に前記半導体層
を電解析出により積層させる工程を含む。
【０００７】
【作用】基板上に導電層を形成し、この導電層を電極と
して導電層上に半導体活性層を形成し、半導体活性層上
に一対の半導体層を形成するに際して、半導体活性層と
半導体層を電解析出により形成するようにしたため、真
空装置を用いることなく半導体活性層と半導体層を形成
することができる。これにより薄膜トランジスタ素子の
製造コストを下げることができる。
して導電層上に半導体活性層を形成し、半導体活性層上
に一対の半導体層を形成するに際して、半導体活性層と
半導体層を電解析出により形成するようにしたため、真
空装置を用いることなく半導体活性層と半導体層を形成
することができる。これにより薄膜トランジスタ素子の
製造コストを下げることができる。
【０００８】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【０００９】図１は、本発明に係る電解析出法及び無電
解析出法で形成された薄膜トランジスタ素子の断面構造
である。図１に示される薄膜トランジスタ素子は、順プ
レーナ型の構造で、アモルファスシリコン活性層３がガ
ラス基板１上に直接形成されずに、Ｎｉなどの金属また
は導電材料で構成される導電層２上にアモルファスシリ
コン活性層３が形成されているデバイス構造を採用して
いることを特徴としている。これは、電解還元反応を利
用した電解析出法でアモルファスシリコンを析出するに
は導電層２上にしかアモルファスシリコンを形成するこ
とができないためである。そしてこのようなデバイス構
造を採用することにより、アモルファスシリコン活性層
３の形成に電解析出法を用いることができ、よって脱真
空状態で薄膜トランジスタ素子を作成することが可能と
なる。以下、直流めっき法に基づいた薄膜トランジスタ
素子の製造プロセスについて説明する。
解析出法で形成された薄膜トランジスタ素子の断面構造
である。図１に示される薄膜トランジスタ素子は、順プ
レーナ型の構造で、アモルファスシリコン活性層３がガ
ラス基板１上に直接形成されずに、Ｎｉなどの金属また
は導電材料で構成される導電層２上にアモルファスシリ
コン活性層３が形成されているデバイス構造を採用して
いることを特徴としている。これは、電解還元反応を利
用した電解析出法でアモルファスシリコンを析出するに
は導電層２上にしかアモルファスシリコンを形成するこ
とができないためである。そしてこのようなデバイス構
造を採用することにより、アモルファスシリコン活性層
３の形成に電解析出法を用いることができ、よって脱真
空状態で薄膜トランジスタ素子を作成することが可能と
なる。以下、直流めっき法に基づいた薄膜トランジスタ
素子の製造プロセスについて説明する。
【００１０】まず、図２に示されるように、ガラス基板
１の表面に脱し、チング処理を施し、ガラス基板１の表
面の汚れを除去する。このあと無電解めっきの反応を開
始させるために、ガラス基板１表面にＡｕ，Ｐｔ，Ｐ
ｄ，Ａｇなどの貴金属触媒を付与する。このあとガラス
基板１の表面に無電解めっきを施こし、ガラス基板１の
表面にＮｉで構成される導電層２を形成する。次に、図
３に示されるように、導電層２を陰極として導電層２上
に電解析出法でアモルファスシリコン活性層３を形成す
る。
１の表面に脱し、チング処理を施し、ガラス基板１の表
面の汚れを除去する。このあと無電解めっきの反応を開
始させるために、ガラス基板１表面にＡｕ，Ｐｔ，Ｐ
ｄ，Ａｇなどの貴金属触媒を付与する。このあとガラス
基板１の表面に無電解めっきを施こし、ガラス基板１の
表面にＮｉで構成される導電層２を形成する。次に、図
３に示されるように、導電層２を陰極として導電層２上
に電解析出法でアモルファスシリコン活性層３を形成す
る。
【００１１】電解析出法でアモルファスシリコン活性層
３を形成する方法としては、ハロゲン化ケイ素またはハ
ロゲン化シランの有機溶媒溶液を用いる方法、ケイ酸エ
チルの酢酸溶液を用いる方法、ケイフッ化アンモニウム
の有機溶媒溶液を用いる方法、ケイフッ化カリウムの有
機溶媒溶液を用いる方法がある。これらの方法を用いる
場合、シリコンは親水性が強いので、溶媒としては有機
溶媒のような非水溶媒を用いる必要がある。更に析出速
度を増すために、電解液に支持電解質を加える必要があ
る。そして陽極としては、グラファイト（ガラスカーボ
ン）またはＰｔなどを用いる。更に溶質をテトラエトキ
シシラン、溶媒を酢酸とした場合、溶液中にテトラメチ
ルアンモニウムクロライドを支持電解質に加え、アセト
ンを少量加えて、陰極に−０．６〜−０．８Ｖを印加
し、還元反応を起こさせ、アモルファスシリコンを析出
する。
３を形成する方法としては、ハロゲン化ケイ素またはハ
ロゲン化シランの有機溶媒溶液を用いる方法、ケイ酸エ
チルの酢酸溶液を用いる方法、ケイフッ化アンモニウム
の有機溶媒溶液を用いる方法、ケイフッ化カリウムの有
機溶媒溶液を用いる方法がある。これらの方法を用いる
場合、シリコンは親水性が強いので、溶媒としては有機
溶媒のような非水溶媒を用いる必要がある。更に析出速
度を増すために、電解液に支持電解質を加える必要があ
る。そして陽極としては、グラファイト（ガラスカーボ
ン）またはＰｔなどを用いる。更に溶質をテトラエトキ
シシラン、溶媒を酢酸とした場合、溶液中にテトラメチ
ルアンモニウムクロライドを支持電解質に加え、アセト
ンを少量加えて、陰極に−０．６〜−０．８Ｖを印加
し、還元反応を起こさせ、アモルファスシリコンを析出
する。
【００１２】また電解析出法で形成したアモルファスシ
リコン活性層３は未結合手（ダンリングボンド）を多量
に含んでおり、電気伝導度を下げると同時に、ドープし
たときの価電子制御も不可能であるため、水素雰囲気中
でアニール処理することによって未結合手を水素で終端
する。更にアモルファスシリコン活性層３の表面をレー
ザアニール処理して微結晶化させることにより、移動度
が上がると共に高速度のスイッチングが可能となり、更
にオンオフ電流比を上げることもできる。
リコン活性層３は未結合手（ダンリングボンド）を多量
に含んでおり、電気伝導度を下げると同時に、ドープし
たときの価電子制御も不可能であるため、水素雰囲気中
でアニール処理することによって未結合手を水素で終端
する。更にアモルファスシリコン活性層３の表面をレー
ザアニール処理して微結晶化させることにより、移動度
が上がると共に高速度のスイッチングが可能となり、更
にオンオフ電流比を上げることもできる。
【００１３】またアモルファスシリコン活性層３の厚み
としては、ドレイン電極９ａとソース電極９ｂ間に流れ
る電流が導電層２に流れるのを防止するために、少なく
とも１０００オングストローム以上析出する必要があ
る。アモルファスシリコン活性層３の膜厚を厚くする方
法としては、アモルファスシリコンに２ｅＶ程度の励起
光をあてて限界析出膜厚を上げる方法を採用することが
できる。この処理を行なう場合には、乾燥したＮ２やＡ
ｒなどの不活性ガス中で行なう必要がある。これは、電
解液が水分を必要以上に含むとアモルファスシリコンで
はなくシリカゲルが析出されるためである。
としては、ドレイン電極９ａとソース電極９ｂ間に流れ
る電流が導電層２に流れるのを防止するために、少なく
とも１０００オングストローム以上析出する必要があ
る。アモルファスシリコン活性層３の膜厚を厚くする方
法としては、アモルファスシリコンに２ｅＶ程度の励起
光をあてて限界析出膜厚を上げる方法を採用することが
できる。この処理を行なう場合には、乾燥したＮ２やＡ
ｒなどの不活性ガス中で行なう必要がある。これは、電
解液が水分を必要以上に含むとアモルファスシリコンで
はなくシリカゲルが析出されるためである。
【００１４】次に、図１５に示されるようなマスクパタ
ーン１１を用いてアモルファスシリコン活性層３と導電
層２にホトレジスト加工を施こすと、図４に示されるよ
うに、ガラス基板１上にはトランジスタとして機能する
島１２に対応した部位のみが残る。このときトランジス
タとして機能する島１２と島１２とをつなげておくの
は、あとの工程で、ｎ＋型アモルファスシリコンを電解
析出法で作成するための電位を供給するためである。次
に、図５に示されるように、ガラス基板１及びアモルフ
ァスシリコン活性層３上にゲート絶縁膜４を形成する。
このゲート絶縁膜４には二酸化シリコンを用いる。更に
ゲート絶縁膜４を形成するに際しては、図３に示される
工程から外気にさらすことなく、常圧の不活性ガス雰囲
気中で熱ＣＶＤ法で作成する。ここで、これらの工程で
外気にさらさないのは、外気にさらすとアモルファスシ
リコン活性層３とゲート絶縁膜４の界面が汚れて良好な
トランジスタ動作が実現できないためである。なお、ゲ
ート絶縁膜４の厚みは２０００〜３０００オングストロ
ームである。
ーン１１を用いてアモルファスシリコン活性層３と導電
層２にホトレジスト加工を施こすと、図４に示されるよ
うに、ガラス基板１上にはトランジスタとして機能する
島１２に対応した部位のみが残る。このときトランジス
タとして機能する島１２と島１２とをつなげておくの
は、あとの工程で、ｎ＋型アモルファスシリコンを電解
析出法で作成するための電位を供給するためである。次
に、図５に示されるように、ガラス基板１及びアモルフ
ァスシリコン活性層３上にゲート絶縁膜４を形成する。
このゲート絶縁膜４には二酸化シリコンを用いる。更に
ゲート絶縁膜４を形成するに際しては、図３に示される
工程から外気にさらすことなく、常圧の不活性ガス雰囲
気中で熱ＣＶＤ法で作成する。ここで、これらの工程で
外気にさらさないのは、外気にさらすとアモルファスシ
リコン活性層３とゲート絶縁膜４の界面が汚れて良好な
トランジスタ動作が実現できないためである。なお、ゲ
ート絶縁膜４の厚みは２０００〜３０００オングストロ
ームである。
【００１５】次に、図６に示されるように、ゲート絶縁
膜４上にゲート電極５を形成する。ゲート電極５を形成
するに際しては、ゲート絶縁膜４の前面にＮｉ−Ｍｏ合
金を無電解めっきする。ゲート電極５として、Ｎｉ−Ｍ
ｏ合金を用いるのは、一つにはＮｉ−Ｍｏ合金が無電解
めっきで形成できることである。二つ目は、Ｎｉ−Ｍｏ
合金が高融点金属であり、周囲の膜に相互拡散しないた
めである。更に三つ目としては、Ｎｉ−Ｍｏ合金が低抵
抗であるため、配線による電圧降下が少なく、後述のア
クティブマトリクス型液晶表示装置の配線の電圧降下に
よるムラを少なくすることができるためである。
膜４上にゲート電極５を形成する。ゲート電極５を形成
するに際しては、ゲート絶縁膜４の前面にＮｉ−Ｍｏ合
金を無電解めっきする。ゲート電極５として、Ｎｉ−Ｍ
ｏ合金を用いるのは、一つにはＮｉ−Ｍｏ合金が無電解
めっきで形成できることである。二つ目は、Ｎｉ−Ｍｏ
合金が高融点金属であり、周囲の膜に相互拡散しないた
めである。更に三つ目としては、Ｎｉ−Ｍｏ合金が低抵
抗であるため、配線による電圧降下が少なく、後述のア
クティブマトリクス型液晶表示装置の配線の電圧降下に
よるムラを少なくすることができるためである。
【００１６】図６に示される処理のあとは、図１６に示
されるようなパターンを用いてゲート電極５とゲート絶
縁膜４の表面にホトレジスト加工を施こし、アモルファ
スシリコン活性層３上に、図７に示されるようなゲート
絶縁膜４とゲート電極５を形成する。更に各ゲート電極
５を接続するための走査配線１３を形成する。次に、あ
との工程で導電層２及びアモルファスシリコン活性層３
の側面にｎ＋型アモルファスシリコン７が付くのを防止
するために、ガラス基板１上の導電層２、アモルファス
シリコン活性層３、ゲート絶縁膜４、ゲート電極５の周
囲に保護膜６を形成する。このあと保護膜６の前面にネ
ガ型レジスト材を塗り、ガラス基板１の裏面側から光を
当てると、図９に示されるように、マスクパターンを用
いることなく導電層２とアモルファスシリコン活性層３
の側面側にのみ保護膜６を形成することができる。
されるようなパターンを用いてゲート電極５とゲート絶
縁膜４の表面にホトレジスト加工を施こし、アモルファ
スシリコン活性層３上に、図７に示されるようなゲート
絶縁膜４とゲート電極５を形成する。更に各ゲート電極
５を接続するための走査配線１３を形成する。次に、あ
との工程で導電層２及びアモルファスシリコン活性層３
の側面にｎ＋型アモルファスシリコン７が付くのを防止
するために、ガラス基板１上の導電層２、アモルファス
シリコン活性層３、ゲート絶縁膜４、ゲート電極５の周
囲に保護膜６を形成する。このあと保護膜６の前面にネ
ガ型レジスト材を塗り、ガラス基板１の裏面側から光を
当てると、図９に示されるように、マスクパターンを用
いることなく導電層２とアモルファスシリコン活性層３
の側面側にのみ保護膜６を形成することができる。
【００１７】次に、図１０に示されるように、アモルフ
ァスシリコン活性層３上に電解析出によってｎ＋型アモ
ルファスシリコン膜７を形成する。このｎ＋型アモルフ
ァスシリコン膜７は、ドレイン電極９ａ、ソース電極９
ｂとアモルファスシリコン活性層３とのオーミック接触
を取るためと、ドレイン電極９ａ及びソース電極９ｂか
らの電子をチヤネルまで導びくために形成する。そして
このアモルファスシリコン膜７を形成するに際しては、
アモルファスシリコン活性層を形成する電解液と同様な
電解液にドープ用元素を含んだ溶質を入れ、アモルファ
スシリコン活性層３上に数百オングストローム析出させ
る。このときも、アモルファスシリコン活性層３を電解
析出の陰極として、アモルファスシリコン活性層３に励
起光を当てることによって、アモルファスシリコン活性
層３上にｎ＋型アモルファスシリコン膜７を析出させる
ことができる。この場合、ｎ＋型アモルファスシリコン
膜７は、アモルファスシリコン活性層３上にのみ析出さ
れるので、レジストは不要である。またアモルファスシ
リコン活性層３にレーザを照射し、Ｐをアモルファスシ
リコン活性層３内部に拡散させることにより、トランジ
スタ動作がより安定することになる。また、アモルファ
スシリコン活性層３などを５酸化リンの上気中に起き、
アモルファスシリコン活性層３に５酸化リンを付着させ
た状態でレーザを照射することによっても、アモルファ
スシリコン活性層３中にＰを拡散させることもできる。
ァスシリコン活性層３上に電解析出によってｎ＋型アモ
ルファスシリコン膜７を形成する。このｎ＋型アモルフ
ァスシリコン膜７は、ドレイン電極９ａ、ソース電極９
ｂとアモルファスシリコン活性層３とのオーミック接触
を取るためと、ドレイン電極９ａ及びソース電極９ｂか
らの電子をチヤネルまで導びくために形成する。そして
このアモルファスシリコン膜７を形成するに際しては、
アモルファスシリコン活性層を形成する電解液と同様な
電解液にドープ用元素を含んだ溶質を入れ、アモルファ
スシリコン活性層３上に数百オングストローム析出させ
る。このときも、アモルファスシリコン活性層３を電解
析出の陰極として、アモルファスシリコン活性層３に励
起光を当てることによって、アモルファスシリコン活性
層３上にｎ＋型アモルファスシリコン膜７を析出させる
ことができる。この場合、ｎ＋型アモルファスシリコン
膜７は、アモルファスシリコン活性層３上にのみ析出さ
れるので、レジストは不要である。またアモルファスシ
リコン活性層３にレーザを照射し、Ｐをアモルファスシ
リコン活性層３内部に拡散させることにより、トランジ
スタ動作がより安定することになる。また、アモルファ
スシリコン活性層３などを５酸化リンの上気中に起き、
アモルファスシリコン活性層３に５酸化リンを付着させ
た状態でレーザを照射することによっても、アモルファ
スシリコン活性層３中にＰを拡散させることもできる。
【００１８】次に、図１１に示されるように、ゲート電
極５とドレイン電極９ａ及びソース電極９ｂを互いに絶
縁するために、これらの表面に二酸化シリコン絶縁膜８
を熱ＣＶＤ法で形成する。次に、図１２に示されるよう
に、ドレイン電極９ａとソース電極９ｂを形成するため
に、保護膜６及び絶縁膜８にホトレジストによってピン
ホール１０を形成する。この場合のパターンとしては図
１７に示されるようなパターンを用いる。このあとは、
図１３に示されるように、ピンホール１０内及び絶縁膜
８上にＮｉ−Ｍｏ合金９を無電解めっきで前面に形成す
る。次に図１８に示されるようなパターンを用いてＮｉ
−Ｍｏ合金９の表面にホトレジスト加工を施こすと、ド
レイン電極９ａ、ソース電極９ｂ及び信号線１４が形成
される。
極５とドレイン電極９ａ及びソース電極９ｂを互いに絶
縁するために、これらの表面に二酸化シリコン絶縁膜８
を熱ＣＶＤ法で形成する。次に、図１２に示されるよう
に、ドレイン電極９ａとソース電極９ｂを形成するため
に、保護膜６及び絶縁膜８にホトレジストによってピン
ホール１０を形成する。この場合のパターンとしては図
１７に示されるようなパターンを用いる。このあとは、
図１３に示されるように、ピンホール１０内及び絶縁膜
８上にＮｉ−Ｍｏ合金９を無電解めっきで前面に形成す
る。次に図１８に示されるようなパターンを用いてＮｉ
−Ｍｏ合金９の表面にホトレジスト加工を施こすと、ド
レイン電極９ａ、ソース電極９ｂ及び信号線１４が形成
される。
【００１９】このように、本実施例によれば、薄膜トラ
ンジスタ素子を製造する各工程における処理を脱真空状
態で行なっているので、薄膜トランジスタ素子群を製造
するための工程を自動化することができ、スループット
の向上に寄与することができると共に製造コストの低減
に寄与することができる。更にゲート絶縁膜４、保護膜
６及び絶縁膜８を電解析出で形成できるため、薄膜トラ
ンジスタ素子の製造コストの低減に更に寄与することが
できる。
ンジスタ素子を製造する各工程における処理を脱真空状
態で行なっているので、薄膜トランジスタ素子群を製造
するための工程を自動化することができ、スループット
の向上に寄与することができると共に製造コストの低減
に寄与することができる。更にゲート絶縁膜４、保護膜
６及び絶縁膜８を電解析出で形成できるため、薄膜トラ
ンジスタ素子の製造コストの低減に更に寄与することが
できる。
【００２０】次に、前述したプロセスによって形成され
た薄膜トランジスタ素子を用いたアクテイブマトリクス
型液晶表示装置の実施例を図１９及び図２０に用いて説
明する。
た薄膜トランジスタ素子を用いたアクテイブマトリクス
型液晶表示装置の実施例を図１９及び図２０に用いて説
明する。
【００２１】図１９において、アクテイブマトリクス型
液晶表示装置はコントロール回路３８、走査電極駆動回
路３６、信号電極駆動回路３７、ＴＦＴマトリクスパネ
ル３９を備えて構成されている。マトリクスパネル３９
上には信号電極線３４と走査電極線３３が格子状に配列
されており、各電極線が交叉した部位近傍には各走査電
極線に接続された薄膜トランジスタ素子３１が形成され
ていると共に表示絵素電極（図示省略）が形成されてい
る。更に表示絵素電極に対抗する範囲に対向電極３５が
形成された対向電極基板（図示省略）が配置されてい
る。更に各電極線が配列された電極基板と対向電極基板
とに挟まれた液晶層３２が配置されている。そして各薄
膜トランジスタ素子３１のゲートには走査電極線３３か
らのパルスが印加されるようになっており、ドレインに
は信号電極線３４から表示絵素に対応した電圧が印加さ
れるようになっている。このようなマトリクスパネル３
９上に薄膜トランジスタ素子３１を複数個形成して液晶
表示装置を構成すれば、薄膜トランジスタ素子３１を脱
真空状態で形成できるので、マトリクスパネル３９を大
型化することができると共に装置のコスト低減を図るこ
とができる。
液晶表示装置はコントロール回路３８、走査電極駆動回
路３６、信号電極駆動回路３７、ＴＦＴマトリクスパネ
ル３９を備えて構成されている。マトリクスパネル３９
上には信号電極線３４と走査電極線３３が格子状に配列
されており、各電極線が交叉した部位近傍には各走査電
極線に接続された薄膜トランジスタ素子３１が形成され
ていると共に表示絵素電極（図示省略）が形成されてい
る。更に表示絵素電極に対抗する範囲に対向電極３５が
形成された対向電極基板（図示省略）が配置されてい
る。更に各電極線が配列された電極基板と対向電極基板
とに挟まれた液晶層３２が配置されている。そして各薄
膜トランジスタ素子３１のゲートには走査電極線３３か
らのパルスが印加されるようになっており、ドレインに
は信号電極線３４から表示絵素に対応した電圧が印加さ
れるようになっている。このようなマトリクスパネル３
９上に薄膜トランジスタ素子３１を複数個形成して液晶
表示装置を構成すれば、薄膜トランジスタ素子３１を脱
真空状態で形成できるので、マトリクスパネル３９を大
型化することができると共に装置のコスト低減を図るこ
とができる。
【００２２】またマトリクスパネル３９上に薄膜トラン
ジスタ素子３１を形成するに際しては、図２０に示され
るように、単一の表示絵素電極につき複数の薄膜トラン
ジスタ素子３１を用い、これらを互いに直列に接続すれ
ば、各薄膜トランジスタ素子３１が分担する電圧が低く
なるので、一絵素における薄膜トランジスタ素子のオフ
抵抗を高めることができる。このため、液晶を駆動でき
る電圧まで薄膜トランジスタ素子３１の耐圧を高めるこ
とができ、動作マージンを向上させることができる。
ジスタ素子３１を形成するに際しては、図２０に示され
るように、単一の表示絵素電極につき複数の薄膜トラン
ジスタ素子３１を用い、これらを互いに直列に接続すれ
ば、各薄膜トランジスタ素子３１が分担する電圧が低く
なるので、一絵素における薄膜トランジスタ素子のオフ
抵抗を高めることができる。このため、液晶を駆動でき
る電圧まで薄膜トランジスタ素子３１の耐圧を高めるこ
とができ、動作マージンを向上させることができる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
基板上の導電層を電極形成の基準電極として用い、導電
層上に半導体活性層を形成し、半導体活性層上に一対の
半導体層を形成するに際して、半導体活性層と半導体層
を電解析出により形成し、真空装置を用いることなく半
導体活性層と半導体層を形成するようにしたため、製造
コストの低減を図ることができる。
基板上の導電層を電極形成の基準電極として用い、導電
層上に半導体活性層を形成し、半導体活性層上に一対の
半導体層を形成するに際して、半導体活性層と半導体層
を電解析出により形成し、真空装置を用いることなく半
導体活性層と半導体層を形成するようにしたため、製造
コストの低減を図ることができる。
【図１】本発明に係る薄膜トランジスタ素子の縦断面図
である。
である。
【図２】本発明に係る薄膜トランジスタ素子の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図３】本発明に係る薄膜トランジスタ素子の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図４】本発明に係る薄膜トランジスタ素子の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図５】本発明に係る薄膜トランジスタ素子の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図６】本発明に係る薄膜トランジスタ素子の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図７】本発明に係る薄膜トランジスタ素子の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図８】本発明に係る薄膜トランジスタ素子の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図９】本発明に係る薄膜トランジスタ素子の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図１０】本発明に係る薄膜トランジスタ素子の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図１１】本発明に係る薄膜トランジスタ素子の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図１２】本発明に係る薄膜トランジスタ素子の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図１３】本発明に係る薄膜トランジスタ素子の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図１４】本発明に係る薄膜トランジスタ素子の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図１５】マスクパターンの構成説明図である。
【図１６】マスクパターンの構成説明図である。
【図１７】マスクパターンの構成説明図である。
【図１８】マスクパターンの構成説明図である。
【図１９】アクテイブマトリクス型液晶表示装置の構成
図である。
図である。
【図２０】アクテイブマトリクス型液晶表示装置の他の
実施例を示す要部構成図である。
実施例を示す要部構成図である。
１ ガラス基板 ２ 導電層 ３ アモルファスシリコン活性層 ４ ゲート絶縁膜 ５ ゲート電極 ６ 保護膜 ７ ｎ＋型アモルファスシリコン ８ 二酸化シリコン絶縁膜 ９ａ ドレイン電極 ９ｂ ソース電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青山 隆 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 昭58−90782（ＪＰ，Ａ) 特開 平３−196567（ＪＰ，Ａ) 特開 平１−128573（ＪＰ，Ａ) 特開 昭60−14473（ＪＰ，Ａ) 特開 昭52−69283（ＪＰ，Ａ) 特開 昭59−31041（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 G02F 1/1368 H01L 21/336 H01L 21/208
Claims (5)
- 【請求項１】 基板上に導電層を積層する導電層積層工
程と、前記導電層を電解液に浸すとともに前記導電層に
電圧を印加し、電解析出により前記導電層上に半導体活
性層を積層させる半導体活性層積層工程と、前記半導体
活性層をドープ用元素を含む半導体形成用の元素を含む
電解液に浸すとともに、前記半導体活性層に電圧を印加
し、前記半導体活性層上にドープ用元素を含む一対の半
導体層を電解析出により積層させる半導体層積層工程
と、前記半導体活性層上に絶縁層を介してゲート電極を
形成させるゲート電極形成工程と、前記ドープ用元素を
含む一対の半導体層の一方の半導体層上にドレイン電極
を接続し、他方の半導体層上にソース電極を接続するド
レイン・ソース電極接続工程とを有する薄膜トレンジス
タ素子の製造方法。 - 【請求項２】 前記半導体活性層と前記半導体層はアモ
ルファスシリコンであり、前記ドープ用元素は燐である
請求項１に記載の薄膜トランジスタ素子の製造方法。 - 【請求項３】 前記半導体活性層積層工程の後、前記ゲ
ート電極形成工程の前に、前記半導体活性層を水素雰囲
気中でアニール処理し、前記半導体活性層中の未結合手
を水素により終端する工程を有する請求項１または２に
記載の薄膜トランジスタ素子の製造方法。 - 【請求項４】 前記半導体活性層積層工程の後、前記ゲ
ート電極形成工程の前に、前記半導体活性層をアニール
処理し、前記半導体活性層の表面を微結晶化させる工程
を有する請求項１または２に記載の薄膜トランジスタの
製造方法。 - 【請求項５】 前記半導体活性層積層工程または前記半
導体層積層工程の少なくとも一方において、前記導電層
または前記半導体活性層に励起光を当てながら前記導電
層に前記半導体活性層をまたは前記半導体活性層に前記
半導体層を電解析出により積層させる工程を含む請求項
１または２に記載の薄膜トランジスタ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21832991A JP3168431B2 (ja) | 1991-08-29 | 1991-08-29 | 薄膜トランジスタ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21832991A JP3168431B2 (ja) | 1991-08-29 | 1991-08-29 | 薄膜トランジスタ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555257A JPH0555257A (ja) | 1993-03-05 |
| JP3168431B2 true JP3168431B2 (ja) | 2001-05-21 |
Family
ID=16718150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21832991A Expired - Fee Related JP3168431B2 (ja) | 1991-08-29 | 1991-08-29 | 薄膜トランジスタ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3168431B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101141534B1 (ko) | 2005-06-29 | 2012-05-04 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
| JP6525136B2 (ja) * | 2015-02-23 | 2019-06-05 | 学校法人早稲田大学 | 不純物半導体層の製造装置及び製造方法 |
-
1991
- 1991-08-29 JP JP21832991A patent/JP3168431B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0555257A (ja) | 1993-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5585291A (en) | Method for manufacturing a semiconductor device containing a crystallization promoting material | |
| US5920772A (en) | Method of fabricating a hybrid polysilicon/amorphous silicon TFT | |
| EP0545694B1 (en) | Liquid crystal display device with reduced cell gap variation and method of manufacturing the same | |
| US6589824B2 (en) | Process for fabricating semiconductor device | |
| US6184068B1 (en) | Process for fabricating semiconductor device | |
| CN100511690C (zh) | 源极/漏极电极、薄膜晶体管衬底及其制备方法和显示器件 | |
| US5789284A (en) | Method for fabricating semiconductor thin film | |
| JP3759999B2 (ja) | 半導体装置、液晶表示装置、ｅｌ装置、ｔｖカメラ表示装置、パーソナルコンピュータ、カーナビゲーションシステム、ｔｖプロジェクション装置及びビデオカメラ | |
| JPH06333825A (ja) | 半導体装置作製方法 | |
| JP3168431B2 (ja) | 薄膜トランジスタ素子の製造方法 | |
| US6160598A (en) | Liquid crystal display and a method for fabricating thereof | |
| JPH07183538A (ja) | 半導体装置およびその作製方法 | |
| JP2762219B2 (ja) | 半導体装置およびその作製方法 | |
| JPH0677252A (ja) | 薄膜状半導体装置およびその作製方法 | |
| JP3438178B2 (ja) | 薄膜トランジスタアレイとこれを用いた液晶表示装置 | |
| JP2000036603A (ja) | 薄膜トランジスタの製造方法 | |
| JPH05323380A (ja) | 薄膜トランジスタパネルの製造方法 | |
| CN108231693B (zh) | 阵列基板及其制作方法、显示装置 | |
| JPH0653509A (ja) | 絶縁ゲイト型電界効果半導体装置およびその作製方法 | |
| JP3141541B2 (ja) | 不純物の活性化方法及び薄膜トランジスタの製造方法 | |
| JP4684246B2 (ja) | 半導体装置の作製方法 | |
| JP3535275B2 (ja) | 半導体装置の作製方法 | |
| KR20020091313A (ko) | 실리콘의 결정화 방법 및 이를 이용한 박막트랜지스터제조 방법 | |
| JP4125387B2 (ja) | 半導体装置作製方法 | |
| JP3874825B2 (ja) | 半導体装置及び電気光学装置の作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |