JP3163292B2 - ヒットレスパス切替方法および装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ヒットレス手動パ
ス切替方法および装置に関するもので、特に、リンク・
ポインタ・プロセッサを用いたヒットレス手動パス切替
方法および装置に関するものである。

【０００２】

【従来の技術】ヒットレス（エラー無し）切替は、主に
ファイバの保守／建設に必要とされる。電気通信ケーブ
ルが、既存のディジタルネットワーク中に再配置される
とき、これらのケーブル上に送信された情報は、サービ
スを中断させないようにするために、代替パス上に再度
方向づけられなければならない。そのような場合、ネッ
トワーク・オペレータは、影響を受けたパス上のトラフ
ィックを、代替パスへ、手動で再度方向づけしなければ
ならない。大部分の代替パスは、異なる長さ、および異
なる数のネットワーク要素（ＮＥ）またはパス端末装置
（ＰＴＥ）を有している。

【０００３】保護されたネットワークの場合、再配置ま
たは保守の動作によって影響を受けたトラフィックを適
応させるために、保護ファイバを用いることができる。

【０００４】しかしながら、一般的に、ヒットレス手動
切替動作は、代替パスを配置するためにネットワークの
再構成を行って、中断されたトラフィックを適応させな
ければならないが、それは容易な作業ではない。

【０００５】固定パスと代替パスの長さ、およびそれら
の各パスのネットワーク要素の数が異なるため、これら
の２つのパスを通る信号は、一般的に、遅れの差が生じ
る。ヒットレス切替を得るためには、これらの信号を、
受信機側で調整しなければならない。

【０００６】サービスを混乱させずに、パスの交差接続
を実現させる必要性があり、それによって、１つのパス
から代替パスへのトラフィック切替に関連したネットワ
ーク動作をする必要が無くなる。

【０００７】また、柔軟性と費用面の問題のため、通信
ネットワークに、物理的に小さなトラフィック用のヒッ
トレス切替機能を供給する必要もある。

【０００８】

【発明が解決しようとする課題】本発明の目的は、再置
き換えされるべきケーブルと通常動作のケーブルとの間
におけるヒットレス切替方法および装置を提供すること
にある。また本発明の他の目的は、ＳＤＨ／ＳＯＮＥＴ
標準で動作する同期通信システムにおけるパスレベル
で、ヒットレス切替を行う方法と装置を提供することに
ある。

【０００９】

【課題を解決するための手段】したがって本発明の第１
の見地によれば、本発明は、代替パスから主パスへ同期
トラフィックの再構築を行うヒットレスパス切替方法に
おいて：発信パス端末において、固定長（Ｌ）で、情報
信号、発信パス端末および受信パス端末をユニークに特
徴づける内容を有するトレース・メッセージを構成する
ステップと、前記トレース・メッセージのバイト（Ｉ）
（ここで、Ｉは前記トレース・メッセージのバイトの範
囲で、Ｉ∈[１，Ｌ] ）を前記情報信号のフレームの所
定のタイム・スロットに挿入することによって前記情報
信号中に連続した前記トレース・メッセージを供給する
ステップと、前記情報信号中の前記トレース・メッセー
ジの初めを検出するために各トレース・メッセージ中に
キャリジ・リターン・バイトを供給するステップとを有
する、トレース・メッセージを生成するステップと、前
記トレース・メッセージを挿入した情報信号を、前記主
パスに沿って第１の情報信号として送信するとともに、
前記代替パスに沿って第２の情報信号として送信するス
テップとを備え、受信パス端末において、前記トレース
・メッセージと同一の期待トレース・メッセージを記憶
し、前記第１の情報信号のバイトを第１のバッファに連
続アドレスで記憶し、前記第１のバッファに記憶された
前記第１の情報信号に関連する第１の再生トレース・メ
ッセージと前記期待トレース・メッセージとを比較し、
前記第１の再生トレース・メッセージが、前記期待トレ
ース・メッセージと異なるときは、ヒットレス切替動作
を中断することによって、前記トレース・メッセージの
第１の再生トレース・メッセージを、前記第１の情報信
号から再生するステップと、前記トレース・メッセージ
と同一の期待トレース・メッセージを記憶し、前記第２
の情報信号のバイトを第２のバッファに連続アドレスで
記憶し、前記第２のバッファに記憶された前記第２の情
報信号に関連する第２の再生トレース・メッセージと前
記期待トレース・メッセージとを比較し、前記第２の再
生トレース・メッセージが、前記期待トレース・メッセ
ージと異なるときは、ヒットレス切替動作を中断するこ
とによって、前記トレース・メッセージの第２の再生ト
レース・メッセージを、前記第２の情報信号から再生す
るステップと、Ｗ _ext は 前記第２のバッファ中の書き込
みアドレス、Ｗ _int は前記第１のバッファ中の書き込み
アドレス、Ｒは前記第１のバッファ中の読み出しアドレ
ス、Ｍは前記第１および第２のバッファのサイズとする
と、前記トレース・メッセージの各バイト（Ｉ）ごと
に、前記第１のバッファ中の前記第１の再生トレース・
メッセージの前記バイト（Ｉ）の書き込みアドレスと、
前記第２のバッファ中の前記第２の再生トレース・メッ
セージの前記バイト（Ｉ）の書き込みアドレスとの差Δ
（Δ＝（Ｗ _ext ＋Ｗ _int ）―２Ｒ _int ―Ｍ）を決定し、ポ
インタ・プロセッサを用いて、各（ｋ）フレームごと
に、前記第１の情報信号の前記（ｋ）フレーム中のペイ
ロードと前記第２の情報信号の前記（ｋ）フレーム中の
ペイロードとを前記の差Δに応じて位相調整をし、前記
第１および第２の情報信号が調整されるまで、上記のス
テップを繰り返すことによって、前記第１および前記第
２の情報信号の遅延調整をするステップと、その調整が
完了したとき、ロック信号を生成するステップとを備
え、前記発信パス端末において、さらに、前記ロック信
号が生成された時点で、前記代替パスに沿った前記情報
信号の送信を中断するステップを備え、前記第１および
第２のポインタ・プロセッサは、互いに同期して通信を
行うよう結合されており、前記第１および第２の再生ト
レース・メッセージ間の位相差に応じて、前記第１ある
いは第２の情報信号のフレーム中のペイロードの開始を
遅らせる正のスタッフィング、あるいは、前記第１ある
いは第２の情報信号のフレーム中のペイロードの開始を
早める負のスタッフィング、あるいは、何らスタッフィ
ングを行わないかのいずれかを実行することで前記遅延
調整を行うように構成される。

【００１０】本発明の第２の見地によれば、本発明は、
代替パスから主パスへ同期トラフィックの再構築を行う
ヒットレスパス切替装置において：前記主パス上でトレ
ース・メッセージが挿入された情報信号を受信し、前記
情報信号に制御された位相差を有する第１の出力情報信
号を挿入する第１のポインタ・プロセッサと、前記代替
パスの上で前記トレース・メッセージが挿入された情報
信号を受信し、前記情報信号に前記位相差を有する第２
の出力情報信号を挿入する第２のポインタ・プロセッサ
と、前記第２のポインタ・プロセッサからの遅延時間情
報を前記第１のポインタ・プロセッサに供給するリンク
と、前記情報信号のＬ個の連続フレームの既知のタイム
スロットから抽出された受信トレース・メッセージの第
１の再生トレース・メッセージを記憶する第１のバッフ
ァと、前記代替パス上で受信された前記情報信号のＬ個
の連続フレームの既知のタイムスロットから抽出された
前記受信トレース・メッセージの第２の再生トレース・
メッセージを記憶する第２のバッファと、固定長（Ｌ）
で、前記情報信号、発信パス端末および受信パス端末を
ユニークに特徴づける内容を有するトレース・メッセー
ジ信号を送信情報信号中に挿入するパス・トレース挿入
ブロックとを備え、前記第１のポインタ・プロセッサ
は、さらに、内部書き込みアドレス（Ｗ _int ）を計算
し、前記内部書き込みアドレスに従って、前記情報信号
のバイト（ｍ）を前記第１のバッファにストアする第１
の書き込みアドレス発生器と、内部読み出しアドレス
（Ｒ _int ）から、前記第１のバッファ中の前記情報信号
のバイト（ｎ）を読み出す第１の読み出しアドレス発生
器と、前記内部書き込みアドレス（Ｗ _int ）を、前記リ
ンクを介して前記第２のポインタ・プロセッサに送信
し、前記リンクを介して前記第２のポインタ・プロセッ
サから、外部書き込みアドレス（Ｗ _ext ）を受信し、遅
延調整が可能かどうかを決定し、遅延調整が可能であれ
ば、ロック信号を発生する制御部と、前記Ｗ _int と前記
Ｗ _ext とに基づき、前記内部読み出しアドレスを変更す
ることによって、前記Ｗ _int と前記Ｗ _ext との差を計算
し、前記第１の読み出しアドレス発生器を駆動して、前
記第１の出力情報信号に対し、正と負のスタッフィング
の１つを行う位相比較器とを含み、 前記第１および第２
のポインタ・プロセッサは、互いに同期して通信を行う
よう結合されており、前記第１および第２の再生トレー
ス・メッセージ間の位相差に応じて、前記第１あるいは
第２の情報信号のフレーム中のペイロードの開始を遅ら
せる正のスタッフィング、あるいは、前記第１あるいは
第２の情報信号のフレーム中のペイロードの開始を早め
る負のスタッフィング、あるいは、何らスタッフィング
を行わないかのいずれかを実行することで前記遅延調整
を行うように構成される。

【００１１】本発明の方法および装置によれば、再置き
換えされるべきケーブルに沿って送信される信号の位相
と、通常動作のケーブルに沿って送信される信号の位相
とを等しくする遅延調整機能を供給することによって、
エラーなしでパスの切替が行える利点がある。

【００１２】リンク・ポイント・プロセッサを用いた本
発明の方法と装置は、マスタ・スレーブ関係を必要とし
ない点にある。マスタ・スレーブ関係は、一般的に、制
御するのが困難である。

【００１３】

【発明の実施の形態】実施の形態１．本発明をよりよく
理解するために、以下に用語の定義をする。同期光ネッ
トワーク（ＳＯＮＥＴ）は、光送信の集積ネットワーク
の標準である。すべての業者は、これから、装置を構成
して、ミッドスパンで互いにインタフェースすることが
できる。ＳＯＮＥＴは、著しく改善された動作、管理、
保守、設備（ＯＡＭ＆Ｐ）の特徴を用いる同期ディジタ
ル階層（ＳＤＨ）に基づいている。ＳＤＨ／ＳＯＮＥＴ
は、また、異なる位置からのトラフィックを、１つの装
置を通して、結合しまたは統合する能力を備えている。

【００１４】ＳＤＨ／ＳＯＮＥＴは３つの主要なエンテ
ィティからなる。すなわち、送信パス、多重化部および
再生部であり、各エンティティは、全ての低いレイヤの
サービスを要求し、それ自信の機能を実行する。これら
のレイヤは、ＳＯＮＥＴパス、回線およびセクションレ
イヤに対応する。

【００１５】基本ＳＤＨ信号は、同期送信モジュール
（ＳＴＭ）と呼ばれ、そのレートは１５５．５２Ｍｂｉ
ｔ／ｓである。基本ＳＯＮＥＴ信号は、同期送信信号レ
ベル１（ＳＴＳ−１）と呼ばれ、そのレートは５１．８
４０Ｍｂｉｔ／ｓである。これは、８ビットからなる１
２５マイクロ秒のフレームに相当する。これらの同期信
号のフレームは、セクションと回線情報ごとに割り当て
られたオクテットを持つ、送信オーバーヘッド（ＴＯ
Ｈ）を含み、ペイロードは、パス情報とユーザ情報ごと
に割り当てられたオクテットを含む。ペイロードは、Ｓ
ＴＭ用の仮想コンテナ（ＶＣ）で運搬されるか、または
ＳＴＳ用の同期ペイロード・エンベロープ（ＳＰＥ）で
運搬される。

【００１６】ＳＤＨ／ＳＯＮＥＴ加算／減算マルチプレ
クサ（ＡＤＭ）は、光ファイバチャネル上の多様なＳＴ
Ｍ／ＳＴＳフォーマット入力ストリームを多重化する。
遅いスピードの信号は、共に多重化され、ＳＴＳ−Ｎ信
号を形成する。ここで、Ｎは１、３、６、１２、２４、
４８または１９２であってもよい。ＳＴＳ／ＳＴＭ信号
は、光搬送波によって光ファイバ上を運ばれる。光搬送
波は、それが運搬するＳＴＳによって形成される。この
ように、ＳＴＳ−１９２信号は、ＯＣ−１９２光搬送波
によって運ばれる。同様に、ＳＴＭ−１はＳＴＳ−３に
匹敵し、多重化されて、ＳＴＳ−１９２に匹敵するＳＴ
Ｍ−６４のような、より高速の信号を得る。

【００１７】パスレイヤは、パス終端装置（ＰＴＥ）間
で、ＤＳ１またはＤＳ３のような運搬サービスを扱う。
ＰＴＥは、ＡＤＭまたは端末サービング・ルータ、ブリ
ッジ、ＰＢＸまたはスイッチであってもよい。パスレイ
ヤの主要な機能は、サービスとパス・オーバーヘッド
（ＰＯＨ）を、回線レイヤに要求されるＳＯＮＥＴフォ
ーマットであるＳＴＳ−１にマッピングすることであ
る。

【００１８】ＴＯＨは、回線とセクション情報を運搬す
るために用いられるフィールドからなる。本発明と関連
するバイト、Ｈ１−Ｈ２は、ペイロード・ポインタと呼
ばれ、ＳＴＳ−１フレームに関して、ＳＴＳ−ＳＰＥの
柔軟で動的な調整方法を提供する。動的な調整とは、Ｓ
ＴＳ−１ ＳＰＥは、ＳＴＳ−フレーム中で自由に動け
ることを意味する。すなわち、ＳＴＳ−１ ＳＰＥは、
ＳＴＳエンベロープ容量の中であればどこでも始まるこ
とができ、１つのフレームで始まり、次のフレームで終
了してもよいということである。ポインタ値は、ペイロ
ード・ポインタとＳＴＳ ＳＰＥの第１のバイト間のオ
フセット（バイトの数）である。

【００１９】位相または周波数に違いがあるとき、ポイ
ンタ値は、上下に調整される。バイト・スタッフィング
として知られるプロセスは、この調整を行うために用い
られる。ＳＴＳ ＳＰＥのフレームレートがＳＴＳ−１
のレートに関して遅すぎるときに、スタッフ・バイトは
加算される（正のスタッフ）。ポインタは次のフレーム
のスタッフによって増加されるので、もしオリジナルの
ポインタがｐの値であれば、新しいポインタはｐ＋１で
ある。正のスタッフ・バイトは、フレームのＨ３バイト
の直後に現れる。後続のポインタは、新しいオフセット
を含む。

【００２０】ＳＰＥのフレームレートが、ＳＴＳ−１レ
ートに関して速すぎる場合、実際のデータは、回線ＯＨ
（負のスタッフ）のバイトＨ３で書き込まれる。ポイン
タは次のフレームのスタッフによって減少されるので、
もしポインタがｐの値であれば、新しいポインタはｐ−
１である。負のスタッフ（実際のデータ）は、フレーム
中でＨ３バイトで現れる。後続のポインタは新しいオフ
セットを含む。

【００２１】各ＳＴＳ−１のパス・オーバーヘッドは、
ＳＴＳ−Ｎ ＳＰＥで運搬される。本発明に関するバイ
ト、Ｊ１は、トレース・バイトで、正しい接続がパスの
終点間で作られることを識別するために用いられる。こ
のバイトは、一般的に、６４バイトの固定長ストリング
を繰り返し送信するために用いられ、その結果、パスの
受信端末は、送信機との継続的な接続を変更することが
できるようになる。送受信端末の両方とも、ユーザがプ
ログラムできるので、メッセージの内容は、ＳＯＮＥＴ
／ＳＤＨ標準によって強制的に決めらるわけではない。

【００２２】本発明のヒットレス切替について、ここで
は、２つの端末間か、またはＯＣ−１９２ネットワーク
・ノードおよびＯＣ−１２従属装置を含むパスに沿った
ネットワーク間のより遅いレートのＳＴＭ−Ｎトラフィ
ックの送信に関して説明される。これらのレートは一例
にすぎず、本発明は他のレートにも当てはまる。

【００２３】ヒットレス切替を備えたトラフィックは、
物理的に十分に小さく、柔軟性と経費の節約が得られ
る。オプションを、パスごとに加え、除くことができ
る。できれば、最大値ＳＴＳ−１２のレートであること
が好ましい。「通常接続」とは、ヒットレス切替が各パ
スで行われない状態を意味し、「ヒットレス接続」と
は、ヒットレス切替が各パスで行われる状態を意味す
る。

【００２４】図１は、ネットワーク要素とヒットレス切
替動作に含まれるケーブルを示すネットワークの例であ
る。図１の矢印は、本発明の以下の説明中のトラフィッ
クに関するものである。すなわち、ネットワーク／端末
１６からネットワーク／端末１１へのトラフィックであ
る。ここで、トラフィックは、ケーブル３１，３２，３
１’，３２’，３５，３５’上では双方向性であり、仮
想リング１のケーブルａとｂ上では単方向性である。

【００２５】通常の動作が行われていれば、ネットワー
ク／端末１６とネットワーク／端末１１間のトラフィッ
クは、ケーブル３５’、従属端末装置１０’、ケーブル
３１’、ネットワーク要素（ＮＥ）２０’、ケーブル２
ａ、ＮＥ３０、ケーブル１ａ、ＮＥ２０、ケーブル３
１、従属端末装置１０とケーブル３５を含むパスに沿っ
た方向に流れる。装置１０’と１０間のパスはａで示さ
れ、このパスに沿ったトラフィックは、矢印ａで示され
る。

【００２６】ケーブル１ａと１ｂに関する保守／建設作
業中に、パスａが使用できなくなれば、ＮＥ２０’とＮ
Ｅ２０間のトラフィックは、ケーブル３ｂ、ＮＥ４０，
ケーブル４ｂ、ＮＥ５０，ケーブル５ｂ、ＮＥ６０、ケ
ーブル６ｂ、ＮＥ７０，ケーブル７ｂ、ＮＥ８０および
ケーブル８ｂを含む代替パスに沿って再方向付けされな
ければならない。装置１０’と１０間にある代替パス
は、ｂで表され、このパスに沿った送信方向は、矢印ｂ
で示される通り、パスａとは反対方向である。保守／建
設作業は、パスｂのトラフィックに影響することなく、
パスａのケーブル上で行われる。

【００２７】ＮＥ２０，３０，２０’，４０，５０，６
０，７０および８０は、ＮＥが作動しているとき、仮想
リング１を形成する。この例では、１０Ｇｂｉｔ／ｓ
で、ＳＯＮＥＴ ＯＣ−１９２に対応する。ＮＥ２０お
よび２０’は、仮想リング１と１０および１０’で示さ
れる低速従属装置間でトラフィックを処理し、また加算
／減算マルチプレクサおよび送受信機機能を備える。端
末１１から１６の数は、それらが処理するトラフィック
によって細分化される。従って、細分化されたＳＴＭ−
４の信号を処理するためには１つの従属端末装置１０が
必要であり、細分化されたＳＴＭ−１の信号を処理する
ためには４つの従属端末装置１０が必要であり、細分化
されたＳＴＭ−０の信号を処理するためには１２の従属
端末装置１０が必要である。

【００２８】パスａ上での保守／建設作業が終了したと
き、トラフィックは、パスｂからパスａに切り替えられ
る。ヒットレス切替をするということは、ネットワーク
・オペレータが、代替パスｂと通常のパスａとを手動で
切り替えることを意味し、エラーなしに切り替えること
ができる。

【００２９】図１で、トラフィックは、パスｂ上を、パ
スａ上より長い距離で進み、ノード２０に到達する。さ
らに、信号は、異なる数のＮＥを介して、各パス上を通
過する。従って、パスａおよびパスｂ上のトラフィック
は、位相差をもって、宛先ノード２０に到着する。この
位相差は、２つのパスに沿ったケーブルの長さ、および
各ネットワークのすべての要素のパス遅延に依存する。

【００３０】本発明によれば、２つのパス間の遅延は、
切り替えられる信号の送信側で挿入されたパス・トレー
ス・メッセージを用いて、パス終端装置で、リアルタイ
ムで補償される。上述の実施の形態において、従属端末
装置１０’は、パスａとパスｂの両方の従属端末装置１
０用のトレース・パス・メッセージを情報信号中に挿入
する。従属端末装置１０で、長短のそれぞれのパスから
受信したトレース・メッセージ間の位相差（遅延Δ）
は、長短のパス・トラフィックを調整するために用いら
れる。すなわち、短いパス上で受信されたトラフィック
は、長いパス上で受信したトラフィックと同時に、宛先
従属装置のセレクタに到着するように遅延される。その
後にのみ、ヒットレス切替が行われ、代替パス上のトラ
フィックが切断されてもよい。

【００３１】調整する前に、パス（この実施の形態で
は、終点１０’と１０間のＳＴＳ−１２パス）の終端間
で、受信トレース・メッセージは、期待トレース・メッ
セージと比較され、正しい接続が成されるかどうかが決
定される。これらが同一でなければ、ヒットレス切替は
実行されない。

【００３２】ヒットレス切替の原理は、図２（ａ）から
２（ｃ）に概念的に示される。図２（ａ）は、フレーム
Ｆ_aおよびＦ_bを示す。フレームＦ_aおよびＦ_bは、時間ｔ
₀のときに、ノード２０’を出発し、ノード２０に向か
って進む。フレームＦ_aは、短いパスａ上を進み、フレ
ームＦ_bは、長いパスｂ上を進む。フレームは、ノード
２０’の送信機を出発するとき、時間ｔ₀で内容と位相
が同一である。

【００３３】図２（ｂ）は、従属端末装置１０の受信機
のフレームＦ_aおよびＦ_bを示す。フレームＦ_aはｔ_aに到
着し、Ｆ_bはｔ_bに到着する。ｔ_aとｔ_b間の時間差は、短
いパスに沿ったフレームの進行時間を表し、ｔ_bとｔ₀間
の時間差は、長いパスに沿ったフレームの進行時間を表
す。

【００３４】速いフレームＦ_aと遅いフレームＦ_bとの到
着時間の差は、Δ＝ｔ_b−ｔ_aで表される。Δの値が分か
ると、速いフレームがそれに従って遅らされ、Ｆ_aおよ
びＦ_bは、図２（ｃ）にあるように完全に調整され、同
じ時間ｔ_SELに従属装置のセレクタに到着し、エラーな
しの切替が可能になる。

【００３５】異なるトレース・メッセージが、ヒットレ
スを構成する接続上で供給される。トレース・メッセー
ジのサイズは、信号のレート、長いパスと短いパスの長
さの差、および２つのパス中のノード数に応じて選択さ
れる。トレース・メッセージの最後のバイトは、返送コ
ード用に用いられ、受信機に、トレース・メッセージの
終わりを知らせる。ファームウエアは、独立して、この
メッセージを各接続に対して生成できる。図３は（Ｌ）
連続ＳＴＳ−Ｎフレーム中のトレース・メッセージのＪ
１バイトを示す。Ｌは、本発明の実施の形態では６４で
ある。フレームＳＴＳ−１は１２５μＳなので、トレー
ス・メッセージは８μＳごとに繰り返す。

【００３６】長短のパス間の遅延変化量の最大値は、本
発明の実施の形態では４．０μｓとなっている。これ
は、上記のパラメータと調整に用いられるメモリ・バッ
ファのサイズを考慮して決定されたもので、詳細は後に
述べる。上述のように、この数字は本発明の実施の形態
に当てはまるものであるが、本発明はこの数字に限定さ
れるものではない。

【００３７】図４は、仮想リング１のノード２０と、本
発明のヒットレス切替能力を備えた従属端末装置１０を
示す。影付きボックス２６と２７は、１＋１の保護回路
を示す。この保護回路は、ＯＣ−１９２リングとＮＥ２
０のスイッチ２５とをインタフェースさせる。

【００３８】トラフィックの方向によっては、ＯＣ−１
９２インタフェース２６とＯＣ−１９２インタフェース
２７は、光搬送波ＯＣ−１９２を送受信し、光から電気
（Ｏ／Ｅ）変換または電気から光（Ｅ／Ｏ）変換、デ・
スクランブリング／スクランブリング、ＳＴＳ−１９２
回線およびセクションのペイロードからの除去／ＳＴＳ
−１９２回線およびセクションのペイロードへの付加、
ＳＴＳ−ＳＰＥおよびＴＯＨとスイッチ２５間の送受信
を行う。

【００３９】右方向では、スイッチ２５は、それらの宛
先に従って、ＳＴＳ−１２を、ＯＣ−１９２インタフェ
ース２６、２７と、対応するＯＣ−１２従属ブロック２
１〜２４との間で、ルーティングする。左方向では、ス
イッチ２５は、ＳＴＳ−１２を、各ＯＣ−１９２インタ
フェースにルーティングする。

【００４０】ＯＣ−１２従属ブロック２１から２４の各
々は、各ＯＣ−１２を、スイッチ２５から受信し、また
はスイッチ２５へ送信する。さらに、それを、従属端末
装置１０の対応インタフェースへ送信し、または従属端
末装置１０の対応インタフェースから受信する。ブロッ
ク２１から２４もまた、ＳＴＳ−１２からＯＣ―１２に
対して、電気から光への変換および光から電気への変換
を行う。電気から光への変換は右方向で、光から電気へ
の変換は左方向で行われる。

【００４１】図４は、１個のＯＣ−１２従属端末装置１
０のトラフィックの流れを示しているが、ＯＣ−１２ブ
ロック１０は、１６個まで、ＯＣ−１９２のノード２０
に接続できる。一方、従属端末装置１０は、本発明の一
般的な概念を用いることなく、他のＳＤＨ／ＳＯＮＥＴ
レート用に設計されてもよい。

【００４２】従属端末装置１０は、ＯＣ−１２従属装置
１７と１８を含む。これらは、ＯＣ−１２トラフィック
を、双方向作用および保護ケーブル３１と３２の上のリ
ング・ノード２０と交換する。本発明のヒットレス切替
は、これらのインタフェース中で行われ、各従属端末装
置１０に対して、イネーブルまたはディスエイブルされ
る。ＯＣ−１２インタフェース１７のブロック図は、図
５に示される。これについては後述する。

【００４３】セレクタ１５は、リング１の双方向に送ら
れたＯＣ−１２トラフィックを、送信側のエンドユーザ
に渡す。受信端末では、パス３３と３４の両方の性能が
監視され、良い性能のパスが選択され、各ＳＴＭ−Ｎ従
属回路１１’〜１４’に送られる。

【００４４】ＳＴＭ−Ｎ従属インタフェースも、１＋１
自動保護切替（ＡＰＳ）とＳＯＮＥＴ Ｋバイトを用い
て保護される。これらは、ＳＴＭ−Ｎ回路１１’〜１
４’の保護されたペアと、図１に示される低速のネット
ワーク１１〜１４との間で交換される。図４は、端局装
置がＳＴＭ−Ｎ（Ｎ＝０，１または４）のレートである
という特別な例を示しているが、本発明は他のＳＤＨ／
ＳＯＮＥＴレートにも適用される。

【００４５】図５は、従属端末装置１０の部分的なブロ
ック図、すなわち、ＯＣ−１２インタフェース１７およ
び１８、ならびにセレクタ１５の詳細を示す。

【００４６】各インタフェース１７と１８は、受信機、
送信機、調整ブロック３７，３８、およびメモリ６７と
６８を含む。簡略化のために、受信機と送信機に関連す
るブロックだけが、図５に示される。つまり、インタフ
ェース１７にとっては、ブロックＯＥＩＲｘ４１ａは、
右方向における受信機の光から電気へのインタフェース
であり、ブロックＥＯＩＴｘ４１ｂは、左方向のトラフ
ィックにおける送信機の電気から光へのインタフェース
である。ＲｘＯＨＰ４３ａは、受信機のオーバーヘッド
・プロセッサを示す。オーバーヘッド・プロセッサは、
入力フレーム用の回線およびセクション・オーバーヘッ
ドを終端する。ＴｘＯＨＰ４３ｂのブロックは、送信機
のオーバーヘッド・プロセッサであり、オーバヘッド・
バイトを出力フレームのＴＯＨに挿入する。

【００４７】インタフェース１８は、同様に、ＯＥＩＲ
ｘ４２ｂ、ＥＯＩＴｘ４２ａ、ＲｘＯＨＰ４４ｂおよび
ＴｘＯＨＰ４４ａを含む。

【００４８】インタフェース１７の調整ブロック３７
は、パス・トレース挿入ブロック４５、ポインタ・プロ
セッサ４９およびメモリ・インタフェース６５を含む。
インタフェース１８の調整ブロック３８は、同様に、パ
ス・トレース挿入ブロック４６、ポインタ・プロセッサ
５９およびメモリ・インタフェース６６を含む。これら
のブロックは、回線４０上で同期し、直列リンク１９上
で互いにリンクされ、長いパスと短いパス上で受信され
るトレース・メッセージ間の遅延補償、およびセレクタ
１５での信号の調整を行う。

【００４９】メモリ６７と６８は、ＳＲＡＭであること
が好ましく、それぞれは、各ＳＴＳ−１接続のために、
２５０５６バイト、すなわち４μｓからなる。このバッ
ファは、３２ＳＴＳ−１のフレームを記憶する（ＳＴＳ
−１は１２５μｓを有する）、つまり、全体のトレース
・メッセージの半分を記憶する。この結果、トレース・
メッセージのＪ１（１）とＪ１（３３）バイトは、同じ
アドレス中に書き込まれる。本発明は、このサイズのバ
ッファに限定されるわけではない。

【００５０】送信トレース・メッセージの生成 送信の左方向では、受信ＯＣ−１２従属信号は、回線３
６上でセレクタ１５に届き、従属インタフェース１７と
１８の両方に供給され、特に、各回線３３ｂと３４ａ上
で、調整ブロック３７と３８に供給される。各調整ブロ
ック３７と３８は、調整ブロック３７と３８にあらかじ
め記憶されたトレース・メッセージから、送信パストレ
ース・メッセージを生成する。

【００５１】あらかじめ記憶されたメッセージは、６４
オクテットからなり、その各々は、図３に示される各パ
ストレース挿入ブロック４５と４６によって、６４連続
ＳＴＳ−１フレームのＪ１タイムスロットに挿入され
る。異なるトレース・メッセージが、ＳＴＳ−１２信号
のＳＴＳ−１ごとに供給される。１つのオクテットは、
トレース・メッセージの終りを示すＣＲコードに用いら
れる。送信トレース・メッセージは、各長短パス上の送
信情報信号に挿入される。その後、ＴＯＨは、ＴｘＯＨ
Ｐ４４ａと４４ｂのそれぞれによって、ＳＴＳ−１２フ
レーム中のペイロードに加えられる。ＥＯＩＴｘブロッ
ク４１ｂと４２ａは、各送信ＳＴＳ−１２信号を、ＯＣ
−１２信号に変換する。これは、ＮＥ２０’に送信さ
れ、そこから、その宛先である長いパスｂに沿った回線
３１ｂおよび短いパスａに沿った回線３２ａに向かって
送信される。宛先においてヒットレス切替が完了する前
でも後でも、送信トレース・メッセージは連続的に生成
される。

【００５２】送信の右方向では、図１に示すように、回
線３１ａで受信した入力トラフィックは、短いパスａを
通って、インタフェース１７に到着する。このＯＣ−１
２信号は、光−電気インタフェース／受信機（ＯＥＩＲ
ｘ）４１ａ中で、まず電気ＳＴＳ−１２信号に変換され
る。つぎに、短いパス受信信号のＴＯＨは終端され（セ
クションおよび回線オーバーヘッド）、受信機オーバー
ヘッド・プロセッサ（ＲｘＯＨＰ）４３ａ中で処理され
る。ブロック４３ａは、また、ポインタ処理を行い、受
信光信号をシステム・クロック３９に同期させる。調整
ブロック３７は、パス・トレース・バイトＪ１を、各Ｓ
ＴＳ−１フレームのパス・オーバーヘッド・タイムスロ
ット（ＰＯＨ）から再生し、パストレース・メッセージ
を、６４の連続フレームから再び生成する。このメッセ
ージは、ここでは、受信トレース・メッセージの第１の
再生トレース・メッセージとして定義され、６４バイ
ト、すなわち８μｓ長である。

【００５３】同様の動作は、一対のＯＣ−１２インタフ
ェース１８で行われる。このインタフェースは、回線３
２ｂ上で、長いパスの受信光ＯＣ−１２信号を受信し、
ＯＥＩＲｘ４２ｂ、ＲｘＯＨＰ４４ｂおよび調整ブロッ
ク３８を用いて、受信トレース・メッセージの第２の再
生トレース・メッセージを生成する。長いパス上で受信
された信号がシステム・クロック３９と同期した後、そ
の信号は短いパス上で到着した信号と異なる位相を有す
る。これは、各パス上で異なる遅延が行われるためであ
る。ブロック４３ａおよび４４ｂで再生されたポインタ
Ｈ１，Ｈ２は、調整する前の各ペイロードの開始に関す
る情報を有する。

【００５４】ＳＲＡＭインタフェース６５と６６は、各
ＳＲＡＭメモリ６７と６８にインタフェースするために
用いられる。ＳＲＡＭメモリ６７と６８はインタフェー
ス６５と６６と共動して４μｓのデータを記憶できる２
ポート・メモリである。データは、パリティビットと共
にメモリに記憶され、メモリの故障を検出する。もし各
ＯＣ−１２の接続が通常であると、ＳＲＡＭインタフェ
ース６５と６６は、ＳＲＡＭメモリ６７と６８をバイパ
スする。この場合、調整ブロック３７と３８を通過する
信号に、一定の遅延が生じる。

【００５５】調整ブロック３７と３８は、長短パスに到
着する信号間の遅延を補償し、ペイロード・ポインタと
通過するＳＴＳ−１２フレームに対するＳＴＳ−ＳＰＥ
の情報の第１のバイト間のオフセットを調整する。例え
ば、短いパスａに到着する情報信号に対しては、調整ブ
ロック３７は、調整ブロック３８から受信した情報に基
づいて位相差Δを決め、ペイロード・ポインタＨ１とＨ
２の値を上下に変動させ、各ＳＰＥに対してバイト・ス
タッフィング動作を行う。位相差Δは、その後調整ブロ
ックによって吸収される。スタッフ・バイトは、前と後
のペイロード中で、追加および削除され、各前と後のＳ
ＰＥのペイロード・ポインタＨ１、Ｈ２は、それによっ
て調整される。

【００５６】図６（ａ）と図６（ｂ）は、ヒットレス切
替のための遅延調整を示す図である。長短のパスは遅延
され、遅延後、位相調整が行われる。さらに詳しく説明
すると、図２（ｃ）に示されるように、パスａ上のトラ
フィックはｔ_SEL−ｔ_aだけ遅れる。一方、パスｂ上の信
号はｔ_SEL−ｔ_bだけ遅れる。その後、選択されたパス
は、ビットエラーを発生することなく切り替えられる。
長短のパスに加えられた最大遅延は、図中に、網掛けの
部分で示される。この例では、遅延量は、０〜４μｓの
範囲にある。

【００５７】ポインタ調整は、２ＫＨｚのバックプレー
ンフレーム信号と同期して行われる。調整ブロックが、
２つのパス・トレース・メッセージを調整するための動
作速度は、より長い時間にわたってポインタを調整する
ために遅くなる。これは２ＫＨｚのフレーム量をプログ
ラミングすることによってなされ、その遅くなる時間
は、バッファ量を１バイトだけ変更する時間である。同
期システム全体については、ポインタ調整間の２ＫＨｚ
のフレームの数になる。この例における調整の最大レー
トは、ここでは各４フレームごとに１回である。

【００５８】位相調整機能は、リンクされたポインタ・
プロセッサ（ＰＰ）４９と５９を用いて行われる。この
ポインタ・プロセッサ（ＰＰ）４９と５９は、回線４０
上で互いに同期し、シリアルバス１９を介して互いに通
信する。

【００５９】上述のように、各ヒットレス従属接続用の
ファームウエアによってプログラムされた期待トレース
・メッセージは、モニタブロック５３と５４中にあらか
じめ記憶され、受信トレース・メッセージは、まずこれ
らの期待トレース・メッセージに対してチェックされ、
送信機から目的の受信機に連続して接続されてるかどう
かが確認される。

【００６０】各ポインタ・プロセッサ４９と５９は、モ
ニタ装置５３と５４を含む。これらのモニタ装置５３と
５４は、受信トレース・メッセージを、期待トレース・
メッセージと比較し、受信トレース・メッセージが期待
トレース・メッセージと違っている場合は、各制御部５
５と５６に報告する。

【００６１】エラーバイトＢ３の監視、パスを持たない
監視（オクテットＣ２）および信号ラベル監視（オクテ
ットＣ２）も、モニタ装置５３と５４によって実行され
る。各モニタ装置５３と５４は、ＳＤ（信号劣化）とＳ
Ｆ（信号故障）に対してＢ３の監視を行う。ここで、Ｓ
ＤとＳＦの閾値レベルは設定可能である。Ｂ３のエラー
が入力信号上で発生すれば、フレームに対して受信され
たパス・トレースは期待トレース・メッセージと比較さ
れず、ヒットレス切替はディスエイブルにされる。

【００６２】ポインタ・プロセッサ４９（Ｗ_a）用の書
き込みアドレスと、ポインタ・プロセッサ５９（Ｗ_b）
用の書き込みアドレスが「よい」であり、それらの差が
閾値より小さいとき、各制御部５５と５６はロック信号
（ハイ）を生成する。調整が可能でない（ロック信号が
ロー）場合、制御部５５と５６は、保守スイッチがヒッ
トレスでないことを指示する警告ポイントを設定する。

【００６３】ポインタ・プロセッサは、どれが長いパス
で、どれが短いパスであるか分からないため、書き込み
アドレスは、相対時間で定義できる。このように、ポイ
ンタ・プロセッサ４９に対する自己のアドレスＷ_aは、
内部書き込みアドレス（Ｗ_int）と呼ばれ、ポインタ・
プロセッサ５９のアドレスＷ_bは、外部書き込みアドレ
ス（Ｗ_ext）と呼ばれる。ポインタ・プロセッサ５９か
らみれば、その自己アドレスＷ_bは、内部書き込みアド
レス（Ｗ_int）と呼ばれ、ポインタ・プロセッサ４９の
アドレスＷ_aは、外部書き込みアドレス（Ｗ_ext）と呼ば
れる。

【００６４】内部書き込みアドレス（Ｗ_int）は、もし
以下のようないずれかの場合には、「悪い」と宣言され
る。すなわち、 １．期待パス・トレース信号が受信されない。 ２．ＬＯＰまたはＡＩＳ−Ｐが、ＷＡＧブロックで宣言
される。 ３．Ｂ３のエラーが、信号劣化閾値を交差させる。 ４．Ｂ３のエラーが、ＥＢＥＲ閾値を交差させる。 ５．信号ラベル不整合（Ｃ２）がある。 ６．パリティ・エラーが入力データ上で検出された。 外部書き込みアドレス（Ｗ_ext）は、以下のいずれかの
場合には、「悪い」と宣言される。 １．相手ポインタ・プロセッサ上の制御部からの状態
が、その書き込みアドレスが悪いと宣言する。 ２．２つのポインタ・プロセッサ上の２つの制御部の間
にある連続インタフェース上でチェックサム・エラーが
ある。

【００６５】内部および外部書き込みアドレス間の差に
対する閾値は、バッファサイズにしたがって設定され
る。本発明の実施の形態で用いられる４μｓバッファで
は、閾値は２５０５６バイトである。

【００６６】制御部は、受信ポインタ・プロセッサ４９
と５９が同じパスおよび正しいパスを受信していること
を識別できるようにする。

【００６７】図７（ａ）から７（ｃ）は、ポインタ・プ
ロセッサ４９と５９の動作を示す図である。図７（ａ）
は、ポインタ・プロセッサが同期していないときの初期
段階の各メモリ６７と６８中のバッファを示す。第１の
情報信号はメモリ６７中に書き込まれ、現在の書き込み
アドレスはＷ_aで表される。第２の情報信号はメモリ６
８に書き込まれ、現在の書き込みアドレスはＷ_bで表さ
れる。各書き込みアドレス発生器ＷＡＧ５７と５８の書
き込みアドレスは、入力信号の１バイトがメモリ６７と
６８に書き込まれるたびに、１だけ歩進される。ＷＡＧ
５７と５８は、モデュロ２Ｍカウンタとして動作する。
したがって、書き込みアドレスの値は、０から２Ｍ−１
の範囲になる。

【００６８】メモリ６７と６８は、常に、受信トレース
信号の第１のバイトを、各バッファのメモリ位置ゼロに
書き込むことによって、同期される。各書き込みアドレ
ス発生器（ＷＡＧ）５７と５８は、書き込みアドレス値
を計算し、パス・トレース・メッセージ中でのキャリジ
・リターンを監視する。キャリジ・リターン（６４バイ
トメッセージにつき１つ）によって、モニタは書き込み
アドレスを０に設定する。

【００６９】ポインタ・プロセッサ４９で、制御部５５
は、各ＳＴＳ−１フレームごとに１回、内部書き込みア
ドレスＷ_aおよび読み出しアドレスＲ_aの値を、相手ポイ
ンタ・プロセッサ５９に送出する。ポインタ・プロセッ
サ５９の制御部５６も、書き込みおよび読み出しアドレ
スＷ_aとＲ_aの値を、相手ポインタ・プロセッサ４９に送
出する。これらの値は、図７（ａ）に表される。この通
信は、連続リンク１９上で実行される。

【００７０】各書き込みアドレス発生器ＷＡＧ５７と５
８は、ＬＯＰ−Ｐ（ポインタの損失）とＡＩＳ−Ｐ（警
告識別信号パス）とを監視する。書き込みアドレスが、
現在、受信パス・トレース・メッセージと同相でなけれ
ば、書き込みアドレスをリセットするために、キャリジ
・リターンとの正確な整合が必要となる。もし入力フレ
ーム上にＢ３のエラーがあれば、設定の動作はディスエ
イブルされる。書き込みアドレス上のリセットによっ
て、受信されたトラフィック信号上でヒットが生じる。
このリセットがされたときは、警告が発せられる。

【００７１】調整動作の始めにおいて、ポインタ・プロ
セッサ４９と５９の両方は、式（２）’を用いて、スタ
ッフィング動作を実行するかどうかを決定する。これに
ついては下記に説明する。スタッフィングは、書き込み
アドレスＷ_aとＷ_bの両方を用いて、第１のポインタ・プ
ロセッサ４９で行われ、内部読み出しアドレスＲ_aを確
定値Ｒにする。読み出しアドレスは、バイトがメモリか
ら読み出されるたびに、１だけ歩進される。これは、０
から２Ｍ−１の範囲の有効値を有するモデュロ２Ｍカウ
ンタとして実行される。

【００７２】同様の動作が書き込みアドレスＷ_aとＷ_bを
用いるポインタ・プロセッサ５９で同時に行われ、スタ
ッフィングを行って、内部読み出しアドレスＲ_bを値Ｒ
にする。２つのポインタ・プロセッサは、同じ情報を用
いて、スタッフが発生するかどうかを決定するために、
設定時間後、２つのポインタ・プロセッサの読み出しア
ドレスは最終的には等しくなる。

【００７３】これは図７（ｂ）と７（ｃ）に示される。
図７（ｂ）は、小さい遅延Δに対する同期後のポインタ
・プロセッサ４９と５９の動作を示し、図７（ｃ）は、
大きい遅延Δに対する動作を示す。

【００７４】正と負のスタッフィングは、両方ともＲＡ
Ｇブロックで行われる。ＲＡＧ６１が正のスタッフィン
グを行うと、ＲＡＧ６２は負のスタッフィングを行う。
正のスタッフィング中は、１つの小さなバイトが、ＳＴ
Ｓ−１フレーム中にメモリから読み出され、負のスタッ
フィング中は、１つの他のバイトが、ＳＴＳ−１フレー
ム中にメモリから読み出される。

【００７５】調整が所定の時間中に行われなければ、警
告が発せられ、ヒットレス切替は行われない。本発明の
実施の形態では、調整は読み出しアドレスを比較するこ
とによってチェックされる。しかしながら、外部読み出
しアドレスは、スタッフィングを決定するためには使わ
れない。

【００７６】角度ａおよびｂが等しく、Ｒ_a＝Ｒ_b＝Ｒで
あるとき、調整は、図７（ｂ）と７（ｃ）に図示される
いずれか１つで行われる。これは以下を意味する。 Ｍ＋Ｒ−Ｗ_a＝Ｗ_b−Ｒ （１） ここで、Ｍはバッファ・サイズ（２５０５６バイトまた
は４．０ｍｓｅｃ）、Ｒは読み出しアドレス、Ｗ_aは短
いパスの書き込みアドレス、Ｗ_bは長いパスの書き込み
アドレスである。

【００７７】バッファ・サイズはＷ_aとＷ_bの任意の値に
対して考慮されるので、スタッフィング動作を起こさな
い読み出しアドレスの値は１つしかないことになる。こ
のように、各ポインタ・プロセッサ上の読み出しアドレ
スＲは、同じ値に収束する。

【００７８】上記の式から、スタッフィングは以下のよ
うに制御される。 ０≦（Ｗ_b＋Ｗ_a）―２Ｒ―Ｍ≦１ スタッフなし （２） （Ｗ_b＋Ｗ_a）―２Ｒ―Ｍ＞１ 負のスタッフ （３） （Ｗ_b＋Ｗ_a）―２Ｒ―Ｍ＜０ 正のスタッフ （４）

【００７９】ポインタ・プロセッサは、正しいスタッフ
ィング動作をするために、どちらが長いパスで、どちら
が短いパスかを知る必要はない。したがって、式（２）
から式（４）は以下のように表される。 ０≦（Ｗ_ext＋Ｗ_int）―２Ｒ_int―Ｍ≦１ スタッフなし （２） ’ （Ｗ_ext＋Ｗ_int）―２Ｒ_int―Ｍ＞１ 負のスタッフ （３） ’ （Ｗ_ext＋Ｗ_int）―２Ｒ_int―Ｍ＜０ 正のスタッフ （４） ’ ここでＷ_extは外部（相手）ポインタ・プロセッサの書
き込みアドレス、Ｗ_intは内部ポインタ・プロセッサの
書き込みアドレス、２Ｒ_intは内部ポインタ・プロセッ
サの読み込みアドレスである。外部読み出しアドレスＲ
_extは、計算には用いられない。

【００８０】図８は、上記の式を実行する位相比較器の
詳細を示す図である。この位相比較器は、モデュロ２Ｍ
演算で計算する必要があるために、幾分、複雑になって
いる。

【００８１】電源が入ると、ＩＯＦＦレジスタ７５は、
１／２Ｍに設定される。制御部５５からのロック信号の
状態がハイからローへ移ると、ＩＯＦＦレジスタ７５
は、現在の「ｉｎｔｏｆｆ」値に設定される。これによ
って、過度のポインタ調整が行われないようにする。

【００８２】制御部５５からのロック信号の状態がハイ
からローへ移ると、ＬＯＦＦレジスタ７７は現在の「ｌ
ｏｃｏｆｆ」値に設定される。その後、ＬＯＦＦレジス
タ７７の値は、「Ｍ」の値になるまで、要求に応じて、
増加または減少される。この増加または減少は、「ｎ」
がプログラム可能なとき、ｎ×２ｋＨｚフレームごとに
行われる。これによって、ポインタ・プロセッサは、過
度のポインタ調整を起こさないように、よりゆっくりと
調整することができる。例えば、入力ＳＰＥの１ｐｐｍ
周波数オフセットと一致して最大ポインタ調整レートを
得るためには、「ｎ」の値はほぼ３２０に設定される。

【００８３】ＳＯＮＥＴ中で許される最大許容スタッフ
レートは、４フレーム（８ｋＨｚ）ごとに１回である。
両方のポインタ・プロセッサが、同一のフレーム中でス
タッフするためには、ヒットレス保持切替を確実に行う
ことが必要である。上述のように、これは、ＲＡＧスタ
ッフィングの機会を２ｋＨｚシステムフレーム信号と同
期させることによって行われる。

【００８４】ＷＡＧブロックが、ＬＯＰ、またはＡＩＳ
−Ｐを検出すれば、ＲＡＧブロックはＡＩＳ−Ｐを発生
する。ＲＡＧブロックも、またＡＩＳ−Ｐをファームウ
エアによって送信するように構成することができる。

【図面の簡単な説明】

【図１】 ヒットレス切替動作に関するネットワーク要
素およびケーブルを示すネットワークの一例を示す図で
ある。

【図２】 ヒットレス切替の原理を示す図である。

【図３】 トレース・メッセージが、情報信号のフレー
ム中に挿入される方法を示す図である。

【図４】 パス終端装置（ＰＴＥ）と従属端末装置の拡
大図である。

【図５】 ヒットレス切替を行うためのブロック図であ
る。

【図６】 ヒットレス切替のための遅延調整を示す図で
ある。

【図７】 ポインタ・プロセッサの動作を示す図であ
る。

【図８】 位相比較器のブロック図である。

【符号の説明】

１０…従属端末装置 １１，１２，１４，１６…ネットワーク／端末（Net/Te
rm） １１’，１２’，１３’，１４’…従属回路 １５…セレクタ １７，１８…従属装置（ＯＣ−１２ＩＦ） ２０，３０，４０，５０，６０，７０，８０…パス端末
装置（ＰＴＥ） ２１，２２，２３，２４…従属ブロック ２５…スイッチ ２６，２７…ＯＣ−１９２インタフェース ３１，３２，３５、３６…ケーブル ３３，６４…パス ４５，４６…パストレース挿入部 ４７，４８…μＰインタフェース ５１，５２…マイクロプロセッサ（μＰ） ５３，５４…モニタ ５５，５６…制御部 ５７，５８…ＷＡＧ ６１，６２…ＲＡＧ ６３，６４…位相比較器 ６５，６６…メモリ・インタフェース ６７，６８…メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・グレン・クシク カナダ国，ケイ２エル １エックス２, オンタリオ，カナタ，ノートン ドライ ブ 115 (56)参考文献 特開 平10−135923（ＪＰ，Ａ) 特開 平９−36826（ＪＰ，Ａ) 特開 平８−79214（ＪＰ，Ａ) 特開 平８−223130（ＪＰ，Ａ) 特開 平３−201840（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/00 - 3/26 H04L 1/22

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 代替パスから主パスへ同期トラフィック
   の再構築を行うヒットレスパス切替方法において： 発信パス端末において、固定長（Ｌ）で、情報信号、発信パス端末および受信パ
   ス端末をユニークに特徴づける内容を有するトレース・
   メッセージを構成するステップと、前記トレース・メッ
   セージのバイト（Ｉ）（ここで、Ｉは前記トレース・メ
   ッセージのバイトの範囲で、Ｉ∈[１，Ｌ] ）を前記情
   報信号のフレームの所定のタイム・スロットに挿入する
   ことによって前記情報信号中に連続した前記トレース・
   メッセージを供給するステップと、前記情報信号中の前
   記トレース・メッセージの初めを検出するために各トレ
   ース・メッセージ中にキャリジ・リターン・バイトを供
   給するステップとを有する、 トレース・メッセージを生
   成するステップと、 前記トレース・メッセージを挿入した情報信号を、前記
   主パスに沿って第１の情報信号として送信するととも
   に、前記代替パスに沿って第２の情報信号として送信す
   るステップとを備え、 受信パス端末において、前記トレース・メッセージと同一の期待トレース・メッ
   セージを記憶し、前記第１の情報信号のバイトを第１の
   バッファに連続アドレスで記憶し、前記第１のバッファ
   に記憶された前記第１の情報信号に関連する第１の再生
   トレース・メッセージと前記期待トレース・メッセージ
   とを比較し、前記第１の再生トレース・メッセージが、
   前記期待トレース・メッセージと異なるときは、ヒット
   レス切替動作を中断することによって、 前記トレース・
   メッセージの第１の再生トレース・メッセージを、前記
   第１の情報信号から再生するステップと、 前記トレース・メッセージと同一の期待トレース・メッ
   セージを記憶し、前記第２の情報信号のバイトを第２の
   バッファに連続アドレスで記憶し、前記第２のバッファ
   に記憶された前記第２の情報信号に関連する第２の再生
   トレース・メッセージと前記期待トレース・メッセージ
   とを比較し、前記第２の再生トレース・メッセージが、
   前記期待トレース・メッセージと異なるときは、ヒット
   レス切替動作を中断することによって、 前記トレース・
   メッセージの第２の再生トレー ス・メッセージを、前記
   第２の情報信号から再生するステップと、 Ｗ _ext は前記第２のバッファ中の書き込みアドレス、Ｗ
   _int は前記第１のバッファ中の書き込みアドレス、Ｒは
   前記第１のバッファ中の読み出しアドレス、Ｍは前記第
   １および第２のバッファのサイズとすると、前記トレー
   ス・メッセージの各バイト（Ｉ）ごとに、前記第１のバ
   ッファ中の前記第１の再生トレース・メッセージの前記
   バイト（Ｉ）の書き込みアドレスと、前記第２のバッフ
   ァ中の前記第２の再生トレース・メッセージの前記バイ
   ト（Ｉ）の書き込みアドレスとの差Δ（Δ＝（Ｗ _ext ＋
   Ｗ _int ）―２Ｒ _int ―Ｍ）を決定し、 ポインタ・プロセッ
   サを用いて、各（ｋ）フレームごとに、前記第１の情報
   信号の前記（ｋ）フレーム中のペイロードと前記第２の
   情報信号の前記（ｋ）フレーム中のペイロードとを前記
   の差Δに応じて位相調整をし、前記第１および第２の情
   報信号が調整されるまで、上記のステップを繰り返すこ
   とによって、前記第１および前記第２の情報信号の遅延
   調整をするステップと、 その調整が完了したとき、ロック信号を生成するステッ
   プとを備え、 前記発信パス端末において、さらに、 前記ロック信号が生成された時点で、前記代替パスに沿
   った前記情報信号の送信を中断するステップを備え、 前記第１および第２のポインタ・プロセッサは、互いに
   同期して通信を行うよう結合されており、前記第１およ
   び第２の再生トレース・メッセージ間の位相差に応じ
   て、前記第１あるいは第２の情報信号のフレーム中のペ
   イロードの開始を遅らせる正のスタッフィング、あるい
   は、前記第１あるいは第２の情報信号のフレーム中のペ
   イロードの開始を早める負のスタッフィング、あるい
   は、何らスタッフィングを行わないかのいずれかを実行
   することで前記遅延調整を行うことを特徴とするヒット
   レスパス切替方法。
2. 【請求項２】請求項１記載のヒットレスパス切替方法に
   おいて： 位相調整を行う前記ステップは、前記差Δが、０≦Δ≦
   １になるまで行われることを特徴とするヒットレスパス
   切替方法。
3. 【請求項３】請求項１記載のヒットレスパス切替方法に
   おいて： 位相調整を行う前記ステップはΔ＞１のとき、 第１の調整ブロックで、前記第１の情報信号のフレーム
   中のペイロードの開始を早める前記負のスタッフィング
   を行うステップと、 第２の調整ブロックで、前記第２の情報信号のフレーム
   中のペイロードの開始を遅らせる前記正のスタッフィン
   グを行うステップとを備えることを特徴とするヒットレ
   スパス切替方法。
4. 【請求項４】 請求項１記載のヒットレスパス切替方法
   において： 位相調整を行う前記ステップはΔ＜０のとき、 第１の調整ブロックで、前記第１の情報信号のフレーム
   中のペイロードの開始を遅らせる前記正のスタッフィン
   グを行うステップと、 第２の調整ブロックで、前記第２の情報信号のフレーム
   中のペイロードの開始を早める前記負のスタッフィング
   を行うステップとを備えることを特徴とするヒットレス
   パス切替方法。
5. 【請求項５】 代替パスから主パスへ同期トラフィック
   の再構築を行うヒットレスパス切替装置において： 前記主パス上でトレース・メッセージが挿入された情報
   信号を受信し、前記情報信号に制御された位相差を有す
   る第１の出力情報信号を挿入する第１のポインタ・プロ
   セッサと、 前記代替パスの上で前記トレース・メッセージが挿入さ
   れた情報信号を受信し、前記情報信号に前記位相差を有
   する第２の出力情報信号を挿入する 第２のポインタ・プ
   ロセッサと、 前記第２のポインタ・プロセッサ からの遅延時間情報を
   前記第１のポインタ・プロセッサに供給するリンクと、 前記情報信号のＬ個の連続フレームの既知のタイムスロ
   ットから抽出された受信トレース・メッセージの第１の
   再生トレース・メッセージを記憶する第１のバッファ
   と、前記代替パス上で受信された前記情報信号のＬ個の連続
   フレームの既知のタイムスロットから抽出された前記受
   信トレース・メッセージの第２の再生トレース・メッセ
   ージを記憶する第２のバッファと、 固定長（Ｌ）で、前記情報信号、発信パス端末および受
   信パス端末をユニーク に特徴づける内容を有するトレー
   ス・メッセージ信号を送信情報信号中に挿入するパス・
   トレース挿入ブロックとを備え、 前記第１のポインタ・プロセッサは、さらに、 内部書き込みアドレス（Ｗ _int ）を計算し、前記内部書
   き込みアドレスに従って、前記情報信号のバイト（ｍ）
   を前記第１のバッファにストアする第１の書き込みアド
   レス発生器と、 内部読み出しアドレス（Ｒ _int ）から、前記第１のバッ
   ファ中の前記情報信号のバイト（ｎ）を読み出す第１の
   読み出しアドレス発生器と、 前記内部書き込みアドレス（Ｗ _int ）を、前記リンクを
   介して前記第２のポインタ・プロセッサに送信し、前記
   リンクを介して前記第２のポインタ・プロセッサから、
   外部書き込みアドレス（Ｗ _ext ）を受信し、遅延調整が
   可能かどうかを決定し、遅延調整が可能であれば、ロッ
   ク信号を発生する制御部と、 前記Ｗ _int と前記Ｗ _ext とに基づき、前記内部読み出しア
   ドレスを変更することによって、前記Ｗ _int と前記Ｗ _ext
   との差を計算し、前記第１の読み出しアドレス発生器を
   駆動して、前記第１の出力情報信号に対し、正と負のス
   タッフィングの１つを行う位相比較器とを含み、 前記第１および第２のポインタ・プロセッサは、互いに
   同期して通信を行うよう結合されており、前記第１およ
   び第２の再生トレース・メッセージ間の位相差に応じ
   て、前記第１あるいは第２の情報信号のフレーム中のペ
   イロードの開始を遅らせる正のスタッフィング、あるい
   は、前記第１あるいは第２の情報信号のフレーム中のペ
   イロードの開始を早める負のスタッフィング、あるい
   は、何らスタッフィングを行わないかのいずれかを実行
   することで前記遅延調整を行う ことを特徴とするヒット
   レスパス切替装置。
6. 【請求項６】 請求項５記載のヒットレスパス切替装置
   において： 前記第１のポインタ・プロセッサは、前記第１の再生ト
   レース・メッセージと前記第１の出力情報信号に対応す
   る期待トレース・メッセージとを比較し、前記第１の再
   生トレース・メッセージが前記期待トレース・メッセー
   ジと異なっている場合は、遅延調整を中止するため前記
   信号ブロックに通知するモニタブロックをさらに含むこ
   とを特徴とするヒットレスパス切替装置。
7. 【請求項７】 請求項５記載のヒットレスパス切替装置
   において： 前記第１の再生トレース・メッセージ中の特定のバイト
   を受信すると、前記モニタは、前記第１の書き込みアド
   レス発生器をリセットすることを特徴とするヒットレス
   パス切替装置。
8. 【請求項８】 請求項５記載のヒットレスパス切替装置
   において： 前記制御部は、前記Ｗ_intと前記Ｗ_extとの差が閾値より
   大きいときには、警告信号を発生することを特徴とする
   ヒットレスパス切替装置。