JP3148841B2 - Ｆｅｔ増幅回路 - Google Patents
Ｆｅｔ増幅回路Info
- Publication number
- JP3148841B2 JP3148841B2 JP07304192A JP7304192A JP3148841B2 JP 3148841 B2 JP3148841 B2 JP 3148841B2 JP 07304192 A JP07304192 A JP 07304192A JP 7304192 A JP7304192 A JP 7304192A JP 3148841 B2 JP3148841 B2 JP 3148841B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- fet
- circuit
- amplifier circuit
- bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Description
【０００１】
【産業上の利用分野】本発明はＦＥＴ増幅回路に関し、
特にＦＥＴを複数個並列に接続した広帯域かつ低消費電
力のＦＥＴ増幅回路に関する。
特にＦＥＴを複数個並列に接続した広帯域かつ低消費電
力のＦＥＴ増幅回路に関する。
【０００２】
【従来の技術】ＦＥＴ増幅回路の基本的回路を図３
（ａ）に示す。このような回路では、ＦＥＴの各端子間
には破線で示すようにそれぞれ寄生容量Ｃgs，Ｃgd，Ｃ
dsがある。このため、このＦＥＴ増幅回路の等価回路は
図３（ｂ）に示すようになる。そして、ゲート入力信号
とドレイン出力信号との間には 180゜の位相差があるた
め、Ｃgdによりドレイン出力信号がゲート側に帰還され
ると増幅度が低下され、入力側に大きな容量が存在する
ことと等化になる（ミラー効果と呼ばれている。）。
（ａ）に示す。このような回路では、ＦＥＴの各端子間
には破線で示すようにそれぞれ寄生容量Ｃgs，Ｃgd，Ｃ
dsがある。このため、このＦＥＴ増幅回路の等価回路は
図３（ｂ）に示すようになる。そして、ゲート入力信号
とドレイン出力信号との間には 180゜の位相差があるた
め、Ｃgdによりドレイン出力信号がゲート側に帰還され
ると増幅度が低下され、入力側に大きな容量が存在する
ことと等化になる（ミラー効果と呼ばれている。）。
【０００３】この場合の入力容量は、 Ｃin＝Ｃgs＋（１−Ａ）Ｃgd…（１） となる。ここで、Ａは低域での電圧利得である。したが
って、ゲート側の等価回路は図３（ｃ）となり、この場
合の３ｄＢ低下の遮断周波数ｆc1は、 ｆc1＝１／２π・１／Ｒg ・１／Ｃin…（２） となる。
って、ゲート側の等価回路は図３（ｃ）となり、この場
合の３ｄＢ低下の遮断周波数ｆc1は、 ｆc1＝１／２π・１／Ｒg ・１／Ｃin…（２） となる。
【０００４】ここで、図４（ａ）に示すようにゲートと
接地との間に抵抗Ｒを挿入すると、図４（ｂ）の等価回
路となり、３ｄＢ低下の遮断周波数ｆc2は、 ｆc2＝１／２π・１／Ｒg ・（Ｒg ＋１）／Ｒ・１／Ｃin…（３） となる。図４（ｃ）はゲート側の等価回路である。
（２）式と（３）式を比較すると、ｆc2＞ｆc1となり周
波数帯域が広げられることがわかる。
接地との間に抵抗Ｒを挿入すると、図４（ｂ）の等価回
路となり、３ｄＢ低下の遮断周波数ｆc2は、 ｆc2＝１／２π・１／Ｒg ・（Ｒg ＋１）／Ｒ・１／Ｃin…（３） となる。図４（ｃ）はゲート側の等価回路である。
（２）式と（３）式を比較すると、ｆc2＞ｆc1となり周
波数帯域が広げられることがわかる。
【０００５】
【発明が解決しようとする課題】ところで、ＦＥＴ増幅
回路のゲートにバイアスを供給する回路として、図５
（ａ）に示すように、バイアス電源＋Ｖの電圧を抵抗Ｒ
１を通してＦＥＴ Ｑのゲートにバイアス電圧を与える
回路がある。又、同図（ｂ）に示すように、バイアス電
源＋Ｖの電圧を抵抗Ｒ１，Ｒ２にて分圧し、ＦＥＴ Ｑ
のゲートにバイアス電圧を与える回路もある。
回路のゲートにバイアスを供給する回路として、図５
（ａ）に示すように、バイアス電源＋Ｖの電圧を抵抗Ｒ
１を通してＦＥＴ Ｑのゲートにバイアス電圧を与える
回路がある。又、同図（ｂ）に示すように、バイアス電
源＋Ｖの電圧を抵抗Ｒ１，Ｒ２にて分圧し、ＦＥＴ Ｑ
のゲートにバイアス電圧を与える回路もある。
【０００６】これらのゲートバイアスを比較した場合、
図５（ａ）の回路では、ＦＥＴ Ｑのゲート電流はほと
んど流れないのでバイアス電源の容量をほとんど必要と
しない。これに対し、同図（ｂ）の回路では、ＦＥＴ
Ｑのゲート電流は殆ど流れないが、抵抗Ｒ１，Ｒ２に電
流が流れるため、バイアス電源は電力を消費することに
なる。
図５（ａ）の回路では、ＦＥＴ Ｑのゲート電流はほと
んど流れないのでバイアス電源の容量をほとんど必要と
しない。これに対し、同図（ｂ）の回路では、ＦＥＴ
Ｑのゲート電流は殆ど流れないが、抵抗Ｒ１，Ｒ２に電
流が流れるため、バイアス電源は電力を消費することに
なる。
【０００７】したがって、図５（ａ）のゲートバイアス
を使用することが好ましいが、前記したようにＦＥＴ増
幅回路の周波数帯域を広げようとＦＥＴのゲートと接地
との間に抵抗を接続すると、同図（ａ）のゲートバイア
スを採用した場合でも、この接続した抵抗によってゲー
トと接地との間が接続され、結果として同図（ｂ）のゲ
ートバイアスとなり、バイアス電源の消費電力の点で不
利になる。特に、ＦＥＴを多数個並列に接続したＦＥＴ
増幅回路では、電力消費がＦＥＴの個数分だけ増加さ
れ、低消費電力化を進めることが困難になる。本発明の
目的は、広帯域化を図る一方で、低消費電力化を可能に
したＦＥＴ増幅回路を提供することにある。
を使用することが好ましいが、前記したようにＦＥＴ増
幅回路の周波数帯域を広げようとＦＥＴのゲートと接地
との間に抵抗を接続すると、同図（ａ）のゲートバイア
スを採用した場合でも、この接続した抵抗によってゲー
トと接地との間が接続され、結果として同図（ｂ）のゲ
ートバイアスとなり、バイアス電源の消費電力の点で不
利になる。特に、ＦＥＴを多数個並列に接続したＦＥＴ
増幅回路では、電力消費がＦＥＴの個数分だけ増加さ
れ、低消費電力化を進めることが困難になる。本発明の
目的は、広帯域化を図る一方で、低消費電力化を可能に
したＦＥＴ増幅回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、並列に接続さ
れた多数個のＦＥＴの各ゲートにそれぞれ抵抗又はイン
ダクタンスの一端を接続し、これら抵抗又はインダクタ
ンスの他端を一括接続するとともに、この他端をコンデ
ンサを通して接地し、前記ゲートにはパルス信号が入力
されるとともに、前記パルス信号が入力されるときのみ
前記ゲートにバイアス電圧を供給する構成とする。
れた多数個のＦＥＴの各ゲートにそれぞれ抵抗又はイン
ダクタンスの一端を接続し、これら抵抗又はインダクタ
ンスの他端を一括接続するとともに、この他端をコンデ
ンサを通して接地し、前記ゲートにはパルス信号が入力
されるとともに、前記パルス信号が入力されるときのみ
前記ゲートにバイアス電圧を供給する構成とする。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のＦＥＴ増幅回路の一実施例の回路図
であり、ＦＥＴを多数個並列にしたプッシュブル増幅回
路に適用した例を示している。同図のように、多数個の
ＦＥＴ Ｑ１１〜Ｑ１ｎはソース，ドレインがそれぞれ
接続される。同様にＦＥＴ Ｑ２１〜Ｑ２ｎもソース，
ドレインがそれぞれ接続される。そして、各ＦＥＴのソ
ースは接地され、ドレインはトランスＴ２に接続され、
このトランスＴ２を介して電源＋Ｂに接続される。
る。図１は本発明のＦＥＴ増幅回路の一実施例の回路図
であり、ＦＥＴを多数個並列にしたプッシュブル増幅回
路に適用した例を示している。同図のように、多数個の
ＦＥＴ Ｑ１１〜Ｑ１ｎはソース，ドレインがそれぞれ
接続される。同様にＦＥＴ Ｑ２１〜Ｑ２ｎもソース，
ドレインがそれぞれ接続される。そして、各ＦＥＴのソ
ースは接地され、ドレインはトランスＴ２に接続され、
このトランスＴ２を介して電源＋Ｂに接続される。
【００１０】一方、各ＦＥＴのゲートはバイアス抵抗Ｒ
１１〜Ｒ１ｎ，Ｒ２１〜Ｒ２ｎを介してトランスＴ１に
接続され、このトランスＴ１を介してバイアス電源Ｖｇ
に接続される。又、このトランスＴ１を通して入力信号
Ｓ１が入力される。更に、各ＦＥＴのゲートには抵抗Ｒ
１１〜Ｒ１ｎ，Ｒ２１〜Ｒ２ｎの一端がそれぞれ接続さ
れ、これらの各抵抗の他端は共通接続された上でコンデ
ンサＣ１を介して接地される。同様にＦＥＴのゲートに
は抵抗Ｒ３１〜Ｒ３ｎ，Ｒ４１〜Ｒ４ｎの一端がそれぞ
れ接続され、これらの抵抗の他端は共通接続された上で
コンデンサＣ１，Ｃ２を介して接地される。
１１〜Ｒ１ｎ，Ｒ２１〜Ｒ２ｎを介してトランスＴ１に
接続され、このトランスＴ１を介してバイアス電源Ｖｇ
に接続される。又、このトランスＴ１を通して入力信号
Ｓ１が入力される。更に、各ＦＥＴのゲートには抵抗Ｒ
１１〜Ｒ１ｎ，Ｒ２１〜Ｒ２ｎの一端がそれぞれ接続さ
れ、これらの各抵抗の他端は共通接続された上でコンデ
ンサＣ１を介して接地される。同様にＦＥＴのゲートに
は抵抗Ｒ３１〜Ｒ３ｎ，Ｒ４１〜Ｒ４ｎの一端がそれぞ
れ接続され、これらの抵抗の他端は共通接続された上で
コンデンサＣ１，Ｃ２を介して接地される。
【００１１】この構成においては、図２（ａ）のような
入力信号Ｓ１がトランスＴ１を介して各ＦＥＴに入力さ
れる。又、バイアス電源Ｖｇは図２（ｂ）のように、前
記入力信号Ｓ１に対応してトランスＴ１を通してＦＥＴ
のゲートにバイアス電圧として印加される。そして、こ
のＦＥＴ増幅回路では、高周波的にみれば、各ＦＥＴの
ゲートには接地との間に抵抗が接続されることになるた
め、図４で説明した理由によってＦＥＴの周波数帯域を
広げることが可能となる。
入力信号Ｓ１がトランスＴ１を介して各ＦＥＴに入力さ
れる。又、バイアス電源Ｖｇは図２（ｂ）のように、前
記入力信号Ｓ１に対応してトランスＴ１を通してＦＥＴ
のゲートにバイアス電圧として印加される。そして、こ
のＦＥＴ増幅回路では、高周波的にみれば、各ＦＥＴの
ゲートには接地との間に抵抗が接続されることになるた
め、図４で説明した理由によってＦＥＴの周波数帯域を
広げることが可能となる。
【００１２】一方、バイアス電源は抵抗Ｒ１１〜Ｒ１
ｎ，Ｒ２１〜Ｒ２ｎを通して各ＦＥＴのゲートにバイア
ス電圧を与え、このとき接地との間に接続した抵抗Ｒ３
１〜Ｒ３ｎ，Ｒ４１〜Ｒ４ｎを流れるが、これら抵抗の
他端はコンデンサＣ１，Ｃ２を介して接地されているた
め、直流的には遮断されており、したがってバイアス電
力は殆ど消費されなくなる。更に、入力信号としてのパ
ルスが入力されるときのみバイアス電源を供給している
ので、消費電力を更に抑制することができる。
ｎ，Ｒ２１〜Ｒ２ｎを通して各ＦＥＴのゲートにバイア
ス電圧を与え、このとき接地との間に接続した抵抗Ｒ３
１〜Ｒ３ｎ，Ｒ４１〜Ｒ４ｎを流れるが、これら抵抗の
他端はコンデンサＣ１，Ｃ２を介して接地されているた
め、直流的には遮断されており、したがってバイアス電
力は殆ど消費されなくなる。更に、入力信号としてのパ
ルスが入力されるときのみバイアス電源を供給している
ので、消費電力を更に抑制することができる。
【００１３】したがって、ＦＥＴの周波数帯域を広げる
とともにＦＥＴのゲートバイアス電源容量を殆ど必要と
しないパルス増幅回路が構成される。尚、コンデンサＣ
１，Ｃ２は使用周波数において十分にインピーダンスが
小さいものとする。又、図１に示す抵抗Ｒ３１〜Ｒ３
ｎ，Ｒ４１〜Ｒ４ｎは高周波に対して抵抗として機能す
るインダクタンスに置き換えてもよい。
とともにＦＥＴのゲートバイアス電源容量を殆ど必要と
しないパルス増幅回路が構成される。尚、コンデンサＣ
１，Ｃ２は使用周波数において十分にインピーダンスが
小さいものとする。又、図１に示す抵抗Ｒ３１〜Ｒ３
ｎ，Ｒ４１〜Ｒ４ｎは高周波に対して抵抗として機能す
るインダクタンスに置き換えてもよい。
【００１４】
【発明の効果】以上説明したように本発明は、並列に接
続された多数個のＦＥＴの各ゲートにそれぞれ抵抗又は
インダクタンスの一端を接続し、これら抵抗又はインダ
クタンスの他端を一括接続した上でコンデンサを通して
接地しているので、ＦＥＴ増幅回路の周波数帯域を広げ
る一方で、低消費電力化を実現することができる効果が
ある。また、入力信号としてのパルスが入力されるとき
のみバイアス電圧を供給する構成であるので、消費電力
を更に抑制することができる。
続された多数個のＦＥＴの各ゲートにそれぞれ抵抗又は
インダクタンスの一端を接続し、これら抵抗又はインダ
クタンスの他端を一括接続した上でコンデンサを通して
接地しているので、ＦＥＴ増幅回路の周波数帯域を広げ
る一方で、低消費電力化を実現することができる効果が
ある。また、入力信号としてのパルスが入力されるとき
のみバイアス電圧を供給する構成であるので、消費電力
を更に抑制することができる。
【図１】本発明のＦＥＴ増幅回路の一実施例の回路図で
ある。
ある。
【図２】入力信号とバイアス電源の信号波形図である。
【図３】ＦＥＴ増幅回路の基本回路及びその等価回路図
である。
である。
【図４】ＦＥＴ増幅回路の他の回路及びその等価回路図
である。
である。
【図５】ＦＥＴ増幅回路のバイアス回路の回路図であ
る。
る。
Ｑ１１〜Ｑ１ｎ，Ｑ２１〜Ｑ２ｎ ＦＥＴ Ｒ１１〜Ｒ１ｎ，Ｒ２１〜Ｒ２ｎ バイアス抵抗 Ｒ３１〜Ｒ３ｎ，Ｒ４１〜Ｒ４ｎ 周波数帯域拡大用の
抵抗 Ｃ１，Ｃ２ コンデンサ
抵抗 Ｃ１，Ｃ２ コンデンサ
Claims (1)
- 【請求項１】 ＦＥＴを多数個並列にして使用するパル
ス増幅回路において、各ＦＥＴのゲートにそれぞれ抵抗
又はインダクタンスの一端を接続し、これら抵抗又はイ
ンダクタンスの他端を一括接続するとともに、コンデン
サを通して接地し、前記ゲートにはパルス信号が入力さ
れるとともに、前記パルス信号が入力されるときのみ前
記ゲートにバイアス電圧を供給する構成であることを特
徴とするＦＥＴ増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07304192A JP3148841B2 (ja) | 1992-02-26 | 1992-02-26 | Ｆｅｔ増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07304192A JP3148841B2 (ja) | 1992-02-26 | 1992-02-26 | Ｆｅｔ増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243862A JPH05243862A (ja) | 1993-09-21 |
| JP3148841B2 true JP3148841B2 (ja) | 2001-03-26 |
Family
ID=13506890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07304192A Expired - Fee Related JP3148841B2 (ja) | 1992-02-26 | 1992-02-26 | Ｆｅｔ増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3148841B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3173460B2 (ja) | 1998-04-27 | 2001-06-04 | 日本電気株式会社 | 電力増幅器 |
-
1992
- 1992-02-26 JP JP07304192A patent/JP3148841B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05243862A (ja) | 1993-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4206589B2 (ja) | 分布増幅器 | |
| JP2000261265A (ja) | 帰還型可変利得増幅回路 | |
| US5177381A (en) | Distributed logarithmic amplifier and method | |
| JP3841844B2 (ja) | 増幅器をバイアスする回路 | |
| JP2014072696A (ja) | 電子回路 | |
| JP2004502372A (ja) | ネガティブインピーダンスキャンセレーションを伴う高周波増幅回路 | |
| JP3148841B2 (ja) | Ｆｅｔ増幅回路 | |
| US6441688B1 (en) | Single-to-differential buffer amplifier | |
| JP2006319576A (ja) | 反転増幅器及びこれを有する水晶発振器 | |
| JP2000036564A (ja) | 可変抵抗器及び可変利得回路 | |
| US6954123B2 (en) | Tuning circuit | |
| JPS6132842B2 (ja) | ||
| US5694083A (en) | Single end input high frequency amplifier | |
| US5909147A (en) | Amplifier having DC coupled gain stages | |
| JPH10290130A (ja) | 差動増幅回路 | |
| JP3265675B2 (ja) | バイアス回路およびこれを用いた集積回路 | |
| JPH08265065A (ja) | 増幅回路 | |
| JPS5826687B2 (ja) | 増幅器 | |
| JP3822010B2 (ja) | 高周波増幅回路 | |
| EP1124326A1 (en) | An operational amplifier with high gain and sysmmetrical output-current capabilty | |
| JP2573782Y2 (ja) | 広帯域増幅器 | |
| JP2000196365A (ja) | 高周波アイソレ―ションアンプ | |
| JP2001068950A (ja) | ゲートバイアス回路 | |
| JPH0246011A (ja) | 高周波高出力混成集積回路 | |
| JPH0366201A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |