JP3148710U - スタック型マルチチップのワイヤーボンディングのパッケージ構造 - Google Patents

スタック型マルチチップのワイヤーボンディングのパッケージ構造 Download PDF

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Abstract

【課題】 積層チップそれぞれに面積差が大きい場合でも使用することができるスタック型マルチチップのワイヤーボンディングのパッケージ構造を提供する。【解決手段】 スタック型マルチチップのワイヤーボンディングのパッケージ構造２０は、導線枠２０３の上に設置され、パッケージ構造２０の外部と電気接続された第１半導体チップ２０１と、第１半導体チップ２０１の上に設置され、第１半導体チップ２０１と電気接続することにより、第１半導体チップ２０１とパッケージ構造２０の外部との電気接続動作を制御する第２半導体チップ２０２と、第１半導体チップ２０１の上に設置され、第２半導体チップ２０２と電気接続されることにより、第２半導体チップ２０２と第３半導体チップ２０６の近傍のパッケージ構造２０外部と電気接続される第３半導体チップ２０６とを備えることを特徴とする。【選択図】図２

Description

本考案はスタック型マルチチップのワイヤーボンディングのパッケージ構造に関わり、特にブリッジ・チップを有するスタック型マルチチップのワイヤーボンディングのパッケージ構造に関わる。
近年、電子機器の小型化、低コスト、高機能化、多ピン数などの特徴に対応するために、パッケージ構造内蔵の各チップの積層技術(Ｓｔａｃｋｅｄ)により形成されたカスタマイズ可能なパッケージ構造が加速度的に進んで研究の主な方向となる傾向である。
従来の積層パッケージ(ｓｔａｃｋｅｄ ｐａｃｋａｇｅ ｏｎ ｐａｃｋａｇｅ、ＰＯＰ)構造は、いろんな素子の構成とコンパチブルする特性により、パッケージ構造での融通性が良好で、又、積層パッケージ構造中のモノパッケージ層が積層前に全てのテストを行うことが出来るため、パッケージ構造全体の製造収率を上げることが出来る。したがって、今は、スタック型マルチチップのワイヤーボンディングのパッケージ構造は、パッケージ技術の１つ主な技術種類である
図１は、従来のスタック型マルチチップのワイヤーボンディングのパッケージ構造１０を模式的に示した図であり、図１のように、従来のスタック型マルチチップのワイヤーボンディングのパッケージ構造１０は、第１半導体チップ１０１、第２半導体チップ１０２、導線枠１０３、複数の導線１０４ａ,１０４ｂからなる。その中で、第１半導体チップ１０１はフラッシュメモリであっても良いし、第２半導体チップ１０２は制御チップであっても良い。また、スタック型マルチチップのワイヤーボンディングのパッケージ構造１０の左側に位置するリードフレーム１０３ａと右側に位置するリードフレーム１０３ｂを有する。第１半導体チップ１０１は、エポキシ接着剤(Ｅｐｏｘｙ Ｇｌｕｅ)１０５ａにより接着され、導線枠１０３のチップパッド(Ｄｉｅ Ｐａｄ、図示していない。)の最表面に積層される。第２半導体チップ１０２はエポキシ接着剤(Ｅｐｏｘｙ Ｇｌｕｅ)１０５ｂにより接着され、第１半導体チップ１０１の最表面に積層される。次に、ワイヤーボンディング(Ｗｉｒｅ Ｂｏｎｄｉｎｇ)技術により、第１半導体チップ１０１、第２半導体チップ１０２、導線枠１０３及びリードフレーム１０３a、１０３bは導線１０４a、１０４bを通じて電気的に接続され、従って、スタック型マルチチップのワイヤーボンディングのパッケージ構造１０の内部と外部との電気接続を実現され、電気信号が流れる。
しかしながら、図１のように、スタック型マルチチップのワイヤーボンディングのパッケージ構造１０の右側は導線１０４bを通じて第１半導体チップ１０１と、第２半導体チップ１０２と、リードフレーム１０３bとが電気的に接続されたが、第１半導体チップ１０１の面積が第２半導体チップ１０２の面積より大き過ぎるため、スタック型マルチチップのワイヤーボンディングのパッケージ構造１０の左側は導線１０４aを通じては第２半導体チップ１０２とリードフレーム１０３aとが電気的に接続されない。例えば、フラッシュメモリの面積、即ち、第１半導体チップ１０１の面積は７×１２ｍｍ或いは１０×１６ｍｍ程度であるのが一般である。但し制御チップの面積、即ち、第２半導体チップ１０２の面積は３×３ｍｍ程度であるのが一般で、必要に応じて第２半導体チップ１０２の最表面からリードフレーム１０３aまでワイヤーボンディングしようすると、第２半導体チップ１０２とリードフレーム１０３aとの間の距離が遠過ぎ、ワイヤーボンディング技術に利用される導線が細くなるため、最長なワイヤーボンディング距離が限定され、ワイヤーボンディング距離が長すぎると導線が落下或いは偏移する恐れがある、従って、パッケージの合格率を低下する。通常は、太い導線を使用することによりワイヤーボンディング距離を延長することが出来るが、信頼度と、製品寿命等から考えて見ると、ワイヤーボンディング距離は４.５ｍｍ程度が望ましい。
したがって、第２半導体チップ１０２とリードフレーム１０３ａとの間の第１半導体チップ１０１の上に基板が設置され、２回のワイヤーボンディングにより、導線を通じて第２半導体チップ１０２が前記基板に電気的に接続され、又、導線を利用して前記基板とリードフレーム１０３ａが電気的に接続されたが、基板とチップの母材が異なるため、それらの熱膨張率にも差が大きい。通常は、チップの熱膨張率が２.３ppm/℃程度で、基板の熱膨張率は１８ppm/℃程度である。温度が変化する場合は、それぞれの熱膨張率差に起因して、スタック型マルチチップのワイヤーボンディングのパッケージ構造１０に変形が発生するとともに、基板に断面応力が生成し、従って基板がｙｉｅｌｄ
ｐｏｉｎｔまで到達し破裂される、更にスタック型マルチチップのワイヤーボンディングのパッケージ構造１０が重大に破壊される。
尚、フリップチップパッケージで前記問題が解決されたが、覆晶パッケージの製造コストがワイヤーボンディングのパッケージの数倍まで高くなり、実は高集積度、複雑なパッケージに利用される。
したがって、スタック型マルチチップのワイヤーボンディングのパッケージ構造を提供するのは必要であり、ブリッジ・チップを利用して、積層チップそれぞれに面積差が大きい場合でも、スタック型マルチチップのワイヤーボンディングのパッケージ構造を使用することが出来る。
本考案は、上記のような問題点を解決し、ブリッジ・チップを利用して、積層チップそれぞれに面積差が大きい場合でも、スタック型マルチチップのワイヤーボンディングのパッケージ構造を使用することが出来るスタック型マルチチップのワイヤーボンディングのパッケージ構造を提供することを目的とする。
本考案は、スタック型マルチチップのワイヤーボンディングのパッケージ構造を提供することを目的とし、前記スタック型マルチチップのワイヤーボンディングのパッケージは、導線枠の上に設置され、スタック型マルチチップのワイヤーボンディングのパッケージ構造の外部と電気接続された第１半導体チップと、第１半導体チップの上に設置され、第１半導体チップと電気接続することにより、第１半導体チップとスタック型マルチチップのワイヤーボンディングのパッケージ構造の外部との電気接続動作を制御する第２半導体チップと、第１半導体チップの上に設置され、第２半導体チップと電気接続されることにより、第２半導体チップと第３半導体チップの近傍のスタック型マルチチップのワイヤーボンディングのパッケージ構造外部と電気接続される第３半導体チップと、を備えることを特徴とするスタック型マルチチップのワイヤーボンディングのパッケージ構造。
本考案のスタック型マルチチップのワイヤーボンディングのパッケージ構造により、ブリッジ・チップを利用して、積層チップそれぞれに面積差が大きい場合であっても、スタック型マルチチップのワイヤーボンディングのパッケージ構造を使用することが出来る。
本考案の上記目的、特徴、及び利点は、適宜添付の図面を参照して、下記の記載からより明らかになるであろう。
図２は、本考案のスタック型マルチチップのワイヤーボンディングのパッケージ構造２０の実施態様を模式的にしめした図である。図のように、本考案のスタック型マルチチップのワイヤーボンディングのパッケージ構造２０は、第１半導体チップ２０１と、第２半導体チップ２０２と、第３半導体チップ２０６、導線枠２０３及び複数の導線２０４a、２０４b、２０４cを有する。スタック型マルチチップのワイヤーボンディングのパッケージ構造２０は、その左側に位置するリードフレーム２０３aと、その右側に位置するリードフレーム２０３bを有する。リードフレーム２０３ａ、２０３ｂは、スタック型マルチチップのワイヤーボンディングのパッケージ構造２０外部の電子部品又は配線板と電気接続するために用いられる(図示していない。)。第１半導体チップ２０１がフラッシュメモリである場合は、接着剤２０５ａにより導線枠２０３の最表面に接着され、ワイヤーボンディング(Ｗｉｒｅ Ｂｏｎｄｉｎｇ)技術により、導線２０４a、２０４cを利用して第１半導体チップ２０１がリードフレーム２０３a、２０３bと電気的に接続される、これにより、第１半導体チップ２０１は導線２０４a、２０４cによりスタック型マルチチップのワイヤーボンディングのパッケージ構造２０外部との電気信号の伝送を行う。
第２半導体チップ２０２が制御チップである場合は、接着剤２０５ｂにより接着され、第１半導体チップ２０１の最表面に積層され、ワイヤーボンディング(Ｗｉｒｅ Ｂｏｎｄｉｎｇ)技術により、導線２０４ｃを利用して第２半導体チップ２０２と第１半導体チップ２０１が電気的に接続されるとともに、リードフレーム２０３ｂとの電気的に接続される。これにより、第１半導体チップ２０１とスタック型マルチチップのワイヤーボンディングのパッケージ構造２０外部との電気接続の動作を制御する。
第３半導体チップ２０６は、その内部に複数の導線を有するブリッジ・チップである。第３半導体チップ２０６は接着剤２０５cにより接着され、且つ第１半導体チップ２０１の最表面に積層され、ワイヤーボンディング(Ｗｉｒｅ
Ｂｏｎｄｉｎｇ)技術により、導線２０４bを利用して、第２半導体チップ２０２と第３半導体チップ２０６との電気接続を実現する。又、ワイヤーボンディング技術により導線２０４aを利用し、第３半導体チップ２０６と第１半導体チップ２０１とを電気的に接続し、第３半導体チップ２０６とリードフレーム２０３aとを電気的に接続する。従って、第２半導体チップ２０２と、第３半導体チップ２０６に接近するリードフレーム２０３aとを電気的に接続する。これにより第２半導体チップ２０２は第３半導体チップ２０６を通じて、リードフレーム２０３ａのブリッシングスタック型マルチチップのワイヤーボンディングのパッケージ構造２０外部の電子部品又は配線板を電気的に接続する。
以上、スタック型マルチチップのワイヤーボンディングのパッケージ構造２０に内蔵された第１半導体チップ２０１(フラッシュメモリ)と第２半導体チップ２０２ (制御チップ)それぞれの面積差が大き過ぎでも、本考案の第３半導体チップ２０６により電気接続が実現され、且つ第３半導体チップ２０６の材料は第１半導体チップ２０１と前記第２半導体チップ２０２の材料と同種であり、その温度に変化が発現された場合は、これらのチップは一致された熱膨張率を持つため、スタック型マルチチップのワイヤーボンディングのパッケージ構造２０に変形が発生し難い、さらにスタック型マルチチップのワイヤーボンディングのパッケージ構造２０の信頼度及び使用寿命を向上する。又、第３半導体チップ２０６は第２半導体チップ２０２と離れてあるリードフレーム２０３aとのブリッジ・チップとして使用され、積層チップの面積差が大きい場合は、分段ワイヤーボンディングにてワイヤーボンディング距離を短くする、これにより本考案スタック型マルチチップのワイヤーボンディングのパッケージ構造２０を実現する。又、第３半導体チップ２０６はブリッシング用途として利用され、複雑な配線が不必要になり、これにより第３半導体チップ２０６の製造は簡単な技術であるウェーハ工程により製造することが出来、高価的な覆晶パッケージを採用する必要がないため、パッケージのコストをダウンすることが出来る。
従来のスタック型マルチチップのワイヤーボンディングのパッケージ構造を模式的に示した図である。 本考案の実施様態であるスタック型マルチチップのワイヤーボンディングのパッケージ構造を模式的に示した図である。
符号の説明
１０、２０ スタック型マルチチップのワイヤーボンディングのパッケージ構造
１０１、２０１ 第１半導体チップ
１０２、２０２ 第２半導体チップ
１０３、２０３ 導線枠
１０３a、１０３b、２０３a、２０３b リードフレーム
１０４a、１０４b、２０４a、２０４b、２０４c 導線
１０５a、１０５b、２０５a、２０５b、２０５c 接着剤
２０６ 第３半導体チップ

Claims (12)

  1. スタック型マルチチップのワイヤーボンディングのパッケージ構造であって、
    導線枠の上に設置されて前記パッケージ構造の外部と電気接続された第１半導体チップと、前記第１半導体チップの上に設置されて前記第１半導体チップと電気接続することによって前記第１半導体チップと前記パッケージ構造の外部との電気接続動作を制御する第２半導体チップと、前記第１半導体チップの上に設置されて前記第２半導体チップと電気接続されることによって前記第２半導体チップと自身の近傍の前記パッケージ構造外部と電気接続される第３半導体チップと、を備える、ことを特徴とするスタック型マルチチップのワイヤーボンディングのパッケージ構造。
  2. 前記第１半導体チップと前記第２半導体チップとを電気的に接続するように、更に少なくとも一つの導線を有することを特徴とする請求項１に記載のスタック型マルチチップのワイヤーボンディングのパッケージ構造。
  3. 前記第２半導体チップと前記第３半導体チップとを電気的に接続するように、更に少なくとも一つの導線を有することを特徴とする請求項１に記載のスタック型マルチチップのワイヤーボンディングのパッケージ構造。
  4. 前記第１半導体チップと前記第３半導体チップとを電気的に接続するように、更に少なくとも一つの導線を有することを特徴とする請求項１に記載のスタック型マルチチップのワイヤーボンディングのパッケージ構造。
  5. 前記第３半導体チップの近傍に設置され、前記第３半導体チップと前記パッケージ構造外部とを電気的に接続する少なくとも一つのリードフレームを更に有することを特徴とする請求項１に記載のスタック型マルチチップのワイヤーボンディングのパッケージ構造。
  6. 前記第３半導体チップと、前記リードフレームとを電気的に接続するための少なくとも一つの導線を有することを特徴とする請求項５に記載のスタック型マルチチップのワイヤーボンディングのパッケージ構造。
  7. 前記第１半導体チップと、前記リードフレームとを電気的に接続するための少なくとも一つの導線を有することを特徴とする請求項５に記載のスタック型マルチチップのワイヤーボンディングのパッケージ構造。
  8. 前記第２半導体チップの近傍に設置され、前記第２半導体チップと前記パッケージ構造外部とを電気的に接続する少なくとも一つのリードフレームを更に有することを特徴とする請求項１に記載のスタック型マルチチップのワイヤーボンディングのパッケージ構造。
  9. 前記第２半導体チップと、前記リードフレームとを電気的に接続するための少なくとも一つの導線を有することを特徴とする請求項８に記載のスタック型マルチチップのワイヤーボンディングのパッケージ構造。
  10. 前記第１半導体チップがメモリであることを特徴とする請求項１に記載のスタック型マルチチップのワイヤーボンディングのパッケージ構造。
  11. 前記第２半導体チップが制御チップであることを特徴とする請求項１に記載のスタック型マルチチップのワイヤーボンディングのパッケージ構造。
  12. 前記第３半導体チップがブリッジ・チップであることを特徴とする請求項１に記載のスタック型マルチチップのワイヤーボンディングのパッケージ構造。
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