JP3134586B2 - 半導体素子の突起電極形成方法 - Google Patents
半導体素子の突起電極形成方法Info
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Description
【０００１】
【産業上の利用分野】本発明は電子機器に使用される半
導体素子の突起電極形成方法に関するものである。
導体素子の突起電極形成方法に関するものである。
【０００２】
【従来の技術】近年、電子機器の回路はデジタル化され
てきており、半導体の実装形態はベアチップ実装の比率
が高まってきている。なかでもフリップチップ実装方式
は超小型の実装を実現するものとして期待されている。
てきており、半導体の実装形態はベアチップ実装の比率
が高まってきている。なかでもフリップチップ実装方式
は超小型の実装を実現するものとして期待されている。
【０００３】このフリップチップ実装方式を行うために
は、予め半導体素子の電極上に半田等よりなる接合用の
突起電極を形成する必要がある。この突起電極は従来図
２に示すように半導体素子５の電極６（アルミ電極上に
Au,Cr,Ni等をバリヤー層としてスパッタリングしたも
の）の上に高融点の半田ボールを配置し加熱する事によ
り電極６と接合させて、突起電極７を形成していた。
は、予め半導体素子の電極上に半田等よりなる接合用の
突起電極を形成する必要がある。この突起電極は従来図
２に示すように半導体素子５の電極６（アルミ電極上に
Au,Cr,Ni等をバリヤー層としてスパッタリングしたも
の）の上に高融点の半田ボールを配置し加熱する事によ
り電極６と接合させて、突起電極７を形成していた。
【０００４】
【発明が解決しようとする課題】しかしながらこの従来
の方法では、突起電極となる半田ボールは大きさのバラ
ツキをもっており均一な高さの突起電極が形成できない
問題点や、半田ボールを１個づつ半導体素子の電極上に
配置する作業が大変である問題も有していた。
の方法では、突起電極となる半田ボールは大きさのバラ
ツキをもっており均一な高さの突起電極が形成できない
問題点や、半田ボールを１個づつ半導体素子の電極上に
配置する作業が大変である問題も有していた。
【０００５】また一般に半導体素子は、組立後にバーン
インと呼ばれる高温でバイアス電圧を約１日間印加し初
期不良を検出する工程が必要であるが、フリップチップ
の場合には電極が非常に小さいので、電圧を印加する為
には特殊で高価なＩＣプローバーが半導体素子の数だけ
必要となるために、現実問題としては実用性がなくフリ
ップチップ実装では常にバーンイン後の電気検査の問題
が指摘され続けてきた。本発明は上記従来の問題点を解
決するもので、半導体素子上に突起電極を非常に簡単で
均一な高さで形成する事ができ、かつ簡単にバーンイン
試験ができる突起電極の形成方法を提供する事を目的と
する。
インと呼ばれる高温でバイアス電圧を約１日間印加し初
期不良を検出する工程が必要であるが、フリップチップ
の場合には電極が非常に小さいので、電圧を印加する為
には特殊で高価なＩＣプローバーが半導体素子の数だけ
必要となるために、現実問題としては実用性がなくフリ
ップチップ実装では常にバーンイン後の電気検査の問題
が指摘され続けてきた。本発明は上記従来の問題点を解
決するもので、半導体素子上に突起電極を非常に簡単で
均一な高さで形成する事ができ、かつ簡単にバーンイン
試験ができる突起電極の形成方法を提供する事を目的と
する。
【０００６】
【課題を解決する為の手段】この目的を達成する為に、
本発明の半導体素子の突起電極形成方法は、その表面に
半導体素子の電気性能を検査するための電極配線が形成
された回路基板上に、前記半導体素子の電極に対向する
位置に所定の径の孔が開いた膜厚が一定の絶縁層を形成
し、その孔内に金属材料層を埋め込んでおき、前記半導
体素子の電極と回路基板の電極を前記金属材料層を介し
て接合させ、その状態で前記回路基板上の電極を通じて
前記半導体素子の電気性能を検査した後、前記金属材料
層を半導体素子の電極上に残して半導体素子を回路基板
より取り外す事を特徴とする。
本発明の半導体素子の突起電極形成方法は、その表面に
半導体素子の電気性能を検査するための電極配線が形成
された回路基板上に、前記半導体素子の電極に対向する
位置に所定の径の孔が開いた膜厚が一定の絶縁層を形成
し、その孔内に金属材料層を埋め込んでおき、前記半導
体素子の電極と回路基板の電極を前記金属材料層を介し
て接合させ、その状態で前記回路基板上の電極を通じて
前記半導体素子の電気性能を検査した後、前記金属材料
層を半導体素子の電極上に残して半導体素子を回路基板
より取り外す事を特徴とする。
【０００７】
【作用】この方法によれば、半導体素子に一括して突起
電極を形成する事ができるので工数がかからず、突起電
極となる金属は均一な大きさで事前に回路基板の電極上
に形成されている為に半導体素子には均一な大きさの突
起電極を形成する事が可能となる。また、回路基板は自
由に配線の引き回しができるので、突起電極形成の途中
工程で半導体素子と回路基板を接続した状態であれば、
バーンイン工程や電気性能検査工程で高価なＩＣプロー
バーを必要とせず、検査が可能となる。
電極を形成する事ができるので工数がかからず、突起電
極となる金属は均一な大きさで事前に回路基板の電極上
に形成されている為に半導体素子には均一な大きさの突
起電極を形成する事が可能となる。また、回路基板は自
由に配線の引き回しができるので、突起電極形成の途中
工程で半導体素子と回路基板を接続した状態であれば、
バーンイン工程や電気性能検査工程で高価なＩＣプロー
バーを必要とせず、検査が可能となる。
【０００８】
（実施例１）以下本発明の一実施例について図面を参照
しながら説明する。図１において、１は回路基板、２は
回路基板の電極、３は金属材料層、４は絶縁レジスト、
５は半導体素子、６は半導体素子の電極である。図１に
示す如く、回路基板１の電極２上に厚さが約５０μｍの
絶縁レジスト４を塗布し、半導体素子５の電極６に対応
する位置に電極２に達する孔を明け、その孔に半田メッ
キもしくは、半田ペースト等の加熱接合用の金属材料３
を印刷により埋め込む。
しながら説明する。図１において、１は回路基板、２は
回路基板の電極、３は金属材料層、４は絶縁レジスト、
５は半導体素子、６は半導体素子の電極である。図１に
示す如く、回路基板１の電極２上に厚さが約５０μｍの
絶縁レジスト４を塗布し、半導体素子５の電極６に対応
する位置に電極２に達する孔を明け、その孔に半田メッ
キもしくは、半田ペースト等の加熱接合用の金属材料３
を印刷により埋め込む。
【０００９】次にその埋め込まれた金属材料層３と、半
導体素子の電極６の位置を合わせて、回路基板１をホッ
トプレートで約２３０℃に加熱し接合する。そして半田
ペースト中のフラックスを有機溶剤で洗浄した後、回路
基板１から引き出された電極２を通して、半導体素子の
電気性能検査を行う。検査後の良品の半導体素子のみ、
回路基板毎１２０℃の恒温槽中で６Ｖのバイアス電圧を
２４時間印加しバーンイン試験を行う。この時バイアス
電圧は当然回路基板１の電極２から印加する。
導体素子の電極６の位置を合わせて、回路基板１をホッ
トプレートで約２３０℃に加熱し接合する。そして半田
ペースト中のフラックスを有機溶剤で洗浄した後、回路
基板１から引き出された電極２を通して、半導体素子の
電気性能検査を行う。検査後の良品の半導体素子のみ、
回路基板毎１２０℃の恒温槽中で６Ｖのバイアス電圧を
２４時間印加しバーンイン試験を行う。この時バイアス
電圧は当然回路基板１の電極２から印加する。
【００１０】さらに常温に戻し、電気検査を行い良品の
半導体素子と不良の素子を選別し、最後に回路基板１を
その回路基板の表面側よりホットプレートで加熱し、半
導体素子５を吸引して持ち上げると、半田の金属材料層
３は半導体素子側の電極６について引き上げらる。この
時、金属材料層３が回路基板側に残らない原因は、ホッ
トプレートで回路基板１を加熱しているために、半導体
素子５の電極６の温度よりも回路基板１の電極３の温度
の方が高くなり、回路基板側の金属材料層３の粘度が低
くなる為である。こうして、突起電極のついたバーンイ
ン試験後の電気検査もできた良品の半導体素子を得る事
が出来る。また、回路基板１としてガラス基板上にＩＴ
Ｏ電極を形成した回路基板を用いれば、ＩＴＯは一般に
他の金属との密着が悪いので、簡単に金属材料層を半導
体素子側につける事が可能である。
半導体素子と不良の素子を選別し、最後に回路基板１を
その回路基板の表面側よりホットプレートで加熱し、半
導体素子５を吸引して持ち上げると、半田の金属材料層
３は半導体素子側の電極６について引き上げらる。この
時、金属材料層３が回路基板側に残らない原因は、ホッ
トプレートで回路基板１を加熱しているために、半導体
素子５の電極６の温度よりも回路基板１の電極３の温度
の方が高くなり、回路基板側の金属材料層３の粘度が低
くなる為である。こうして、突起電極のついたバーンイ
ン試験後の電気検査もできた良品の半導体素子を得る事
が出来る。また、回路基板１としてガラス基板上にＩＴ
Ｏ電極を形成した回路基板を用いれば、ＩＴＯは一般に
他の金属との密着が悪いので、簡単に金属材料層を半導
体素子側につける事が可能である。
【００１１】
【発明の効果】以上のように本発明は、半導体素子の電
極に対応するように電極が配置された回路基板上の電極
上に金属材料層を形成しておき、半導体素子の電極と回
路基板の電極を金属材料層を介して接合させ、その状態
で半導体素子の電気性能を検査した後、前記金属材料層
を半導体素子側に残して半導体素子を回路基板より取り
外す事を特徴とするものであり、簡単な方法で一括して
均一な突起電極を形成できると共に、バーンイン試験や
電気検査も安価で確実に行える事ができるものである。
極に対応するように電極が配置された回路基板上の電極
上に金属材料層を形成しておき、半導体素子の電極と回
路基板の電極を金属材料層を介して接合させ、その状態
で半導体素子の電気性能を検査した後、前記金属材料層
を半導体素子側に残して半導体素子を回路基板より取り
外す事を特徴とするものであり、簡単な方法で一括して
均一な突起電極を形成できると共に、バーンイン試験や
電気検査も安価で確実に行える事ができるものである。
【図１】本発明の半導体素子の突起電極形成方法の実施
例に於ける、一工程を示す側断面図
例に於ける、一工程を示す側断面図
【図２】従来例の、突起電極のついた半導体素子の断面
図
図
１ 回路基板 ２ 回路基板の電極 ３ 金属材料層 ４ 絶縁レジスト ５ 半導体素子 ６ 半導体素子の電極 ７ 突起電極
Claims (1)
- 【請求項１】 その表面に半導体素子の電気性能を検査
するための電極配線が形成された回路基板上に、前記半
導体素子の電極に対向する位置に所定の径の孔が開いた
膜厚が一定の絶縁層を形成し、その孔内に金属材料層を
埋め込んでおき、前記半導体素子の電極と回路基板の電
極を前記金属材料層を介して接合させ、その状態で前記
回路基板上の電極を通じて前記半導体素子の電気性能を
検査した後、前記金属材料層を半導体素子の電極上に残
して半導体素子を回路基板より取り外す事を特徴とする
半導体素子の突起電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8309093A JP3134586B2 (ja) | 1993-04-09 | 1993-04-09 | 半導体素子の突起電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8309093A JP3134586B2 (ja) | 1993-04-09 | 1993-04-09 | 半導体素子の突起電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06295911A JPH06295911A (ja) | 1994-10-21 |
| JP3134586B2 true JP3134586B2 (ja) | 2001-02-13 |
Family
ID=13792489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8309093A Expired - Fee Related JP3134586B2 (ja) | 1993-04-09 | 1993-04-09 | 半導体素子の突起電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3134586B2 (ja) |
-
1993
- 1993-04-09 JP JP8309093A patent/JP3134586B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06295911A (ja) | 1994-10-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |