JP3131218B2 - 波形整形トランスバーサルフィルタ - Google Patents
波形整形トランスバーサルフィルタInfo
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/0216—Coatings
- H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
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-
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- H03K—PULSE TECHNIQUE
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Description
【発明の詳細な説明】 背景 本発明は、一般的に同軸ケーブルに結合された装置内
の等化器の代わりに使用することができるパルス整形ト
ランスバーサルフィルタに関する。本発明は更に詳細に
は、ライン補償を必要とせずに、同軸ケーブルを通して
ネットワークインターフェイスに伝送可能である、二乗
余弦波を作り出すためのトランスバーサルフィルタに関
する。本発明は、DS3フォーマットによるデータ伝送に
特定の適用を有しているが、本発明はそれに限定される
ことを意図してはいない。
の等化器の代わりに使用することができるパルス整形ト
ランスバーサルフィルタに関する。本発明は更に詳細に
は、ライン補償を必要とせずに、同軸ケーブルを通して
ネットワークインターフェイスに伝送可能である、二乗
余弦波を作り出すためのトランスバーサルフィルタに関
する。本発明は、DS3フォーマットによるデータ伝送に
特定の適用を有しているが、本発明はそれに限定される
ことを意図してはいない。
現在の規格によれば、450フィートの長さまでの同軸
ケーブルを介するネットワークインターフェースで受信
されるデータ通信パルスは、1988年７月付のT1E1/88−0
06R1に述べられているようにある波形及び振幅を守らな
ければならない。伝統的に、伝送したパルス波形は、方
形波の形であり、そしてパルスのマッサージング（mass
aging）は規格との適応性を保証する必要がある。マッ
サージングを行なう標準手段は、当技術で公知であるよ
うな「ライン補償（line build out）」である。
ケーブルを介するネットワークインターフェースで受信
されるデータ通信パルスは、1988年７月付のT1E1/88−0
06R1に述べられているようにある波形及び振幅を守らな
ければならない。伝統的に、伝送したパルス波形は、方
形波の形であり、そしてパルスのマッサージング（mass
aging）は規格との適応性を保証する必要がある。マッ
サージングを行なう標準手段は、当技術で公知であるよ
うな「ライン補償（line build out）」である。
発明の概要 ライン補償は、パルス波形がケーブルに適応していれ
ば必要ないことが判明した。換言すると、パルスを正し
く形成することによって、単一のパルス波形は、正しい
パルス波形がケーブルの長さ（450フィートまで）に関
係なくネットワークインターフェースで受信されるよう
に、利用されることができる。ライン補償を不要にする
正しいパルス波形は二乗余弦又は実質的に二乗余弦フォ
ーマットのパルスである。従って、同軸ケーブルを介す
データ伝送の広い方法は、入力波を得て、実質的に二乗
余弦波を発生するようにプリセットフィルタにより入力
波をフィルタし、そして実質的な二乗余弦波を450フィ
ートまでの任意の同軸ケーブルを通してネットワークイ
ンターフェースに送信することである。
ば必要ないことが判明した。換言すると、パルスを正し
く形成することによって、単一のパルス波形は、正しい
パルス波形がケーブルの長さ（450フィートまで）に関
係なくネットワークインターフェースで受信されるよう
に、利用されることができる。ライン補償を不要にする
正しいパルス波形は二乗余弦又は実質的に二乗余弦フォ
ーマットのパルスである。従って、同軸ケーブルを介す
データ伝送の広い方法は、入力波を得て、実質的に二乗
余弦波を発生するようにプリセットフィルタにより入力
波をフィルタし、そして実質的な二乗余弦波を450フィ
ートまでの任意の同軸ケーブルを通してネットワークイ
ンターフェースに送信することである。
実質的な二乗余弦波は、トランスバーサルフィルタか
ら得られる。このトランスバーサルフィルタは、標準パ
ルス波形入力を有している。この標準パルスは、所定の
時間インクリメントでシフトされ、重み付けされ、そし
てそれ自身に加えられる。この手順が多数回繰返され
て、同軸ケーブルを通る伝送に適した所望の出力波形と
なる。
ら得られる。このトランスバーサルフィルタは、標準パ
ルス波形入力を有している。この標準パルスは、所定の
時間インクリメントでシフトされ、重み付けされ、そし
てそれ自身に加えられる。この手順が多数回繰返され
て、同軸ケーブルを通る伝送に適した所望の出力波形と
なる。
従って、本発明の目的は、ライン補償を設けることな
く同軸ケーブルを介してデータを送信する方法及び装置
を提供することである。
く同軸ケーブルを介してデータを送信する方法及び装置
を提供することである。
本発明の他の目的は、等化せずに450フィートまでの
長さの同軸ケーブルを介する伝送に適した実質的な二乗
余弦パルス波形を発生する方法及び装置を提供すること
である。
長さの同軸ケーブルを介する伝送に適した実質的な二乗
余弦パルス波形を発生する方法及び装置を提供すること
である。
更に他の目的は、同軸ケーブルによるバイポーラデー
タ伝送に適した実質的な二乗余弦パルスを発生できるト
ランスバーサルフィルタを提供することである。
タ伝送に適した実質的な二乗余弦パルスを発生できるト
ランスバーサルフィルタを提供することである。
広い意味で本発明の目的によるトランスバーサルフィ
ルタは、各々が直列に多重ステージを有している複数の
可変遅延ラインであって、可変遅延ラインの１つがクロ
ック入力を有し、そして可変遅延ラインの少なくとも１
つがデータ信号入力を有している複数の可変遅延ライン
と、クロック入力を有する可変遅延ラインの出力に結合
された位相比較器と、比較器に結合されており、且つ可
変遅延ラインの各々に結合されたフィードバック回路
と、スイッチを経てデータ信号入力を有している可変遅
延ラインの各々に結合された複数の重み付け（weightin
g）回路とを具備している。可変遅延ラインの各ステー
ジは、直列に少なくとも１つの伝送ゲート（トランスミ
ッションゲート）及び少なくとも１つのインバータを有
し、そして好ましくは各々に２つ有している。位相比較
器は、可変遅延ラインを出て行く信号の位相を、可変遅
延ラインに入ってくる位相と比較し、そしてそれを示す
信号を提供する。位相比較器信号は平均され、そしてフ
ィードバック回路により平均／反転され、そして平均値
及び反転平均値は、各可変遅延ラインの多重ステージの
各伝送ゲートのそれぞれのゲートにフィードバックされ
て、データがそれらのステージを通過する速さを制御す
る。その結果、可変遅延ラインの各々ステージを通過す
るデータ（又はクロック）は、位相比較器で比較された
位相が等しくなるように各ステージにおいて遅延したサ
イクルの等しい部分である。データ信号を有する可変遅
延ラインの各ステージからのタップは、実質的な二乗余
弦波形を提供するように所定の重みによって重み付けし
た重み回路を通り送られる。
ルタは、各々が直列に多重ステージを有している複数の
可変遅延ラインであって、可変遅延ラインの１つがクロ
ック入力を有し、そして可変遅延ラインの少なくとも１
つがデータ信号入力を有している複数の可変遅延ライン
と、クロック入力を有する可変遅延ラインの出力に結合
された位相比較器と、比較器に結合されており、且つ可
変遅延ラインの各々に結合されたフィードバック回路
と、スイッチを経てデータ信号入力を有している可変遅
延ラインの各々に結合された複数の重み付け（weightin
g）回路とを具備している。可変遅延ラインの各ステー
ジは、直列に少なくとも１つの伝送ゲート（トランスミ
ッションゲート）及び少なくとも１つのインバータを有
し、そして好ましくは各々に２つ有している。位相比較
器は、可変遅延ラインを出て行く信号の位相を、可変遅
延ラインに入ってくる位相と比較し、そしてそれを示す
信号を提供する。位相比較器信号は平均され、そしてフ
ィードバック回路により平均／反転され、そして平均値
及び反転平均値は、各可変遅延ラインの多重ステージの
各伝送ゲートのそれぞれのゲートにフィードバックされ
て、データがそれらのステージを通過する速さを制御す
る。その結果、可変遅延ラインの各々ステージを通過す
るデータ（又はクロック）は、位相比較器で比較された
位相が等しくなるように各ステージにおいて遅延したサ
イクルの等しい部分である。データ信号を有する可変遅
延ラインの各ステージからのタップは、実質的な二乗余
弦波形を提供するように所定の重みによって重み付けし
た重み回路を通り送られる。
信号が約44.736MHzの周波数のDS3信号であり、且つB3
ZSコードによってコード化される場合、データは、正の
データ、負のデータ又はゼロデータとして送らなければ
ならない。その結果、直列に多重ステージを有している
４つの可変遅延ラインが好ましくは提供される；正（例
えば5V）、負（例えばOV）及びゼロデータ（例えば2.5
V）の各々１つ、及びクロックに対し１つ。クロックに
対する可変遅延ラインのみが位相比較器及びフィードバ
ック回路を有している。クロック回路のフィードバック
回路から発生したフィードバック電圧が、すべての可変
遅延ラインの伝送ゲートに送られて、可変送延ラインの
各ステージを通り等しい遅延を保証する。各可変遅延ラ
インの各ステージのタップオフは、それからスイッチを
通り、基本的には分圧器である重み付け回路に送られ
る。クロック回路に対する可変遅延ラインのタップオフ
はまた、等化キャパシタンスを提供するためのスイッチ
を必要とするが、これ等のスイッチは重み付け回路に接
続されない。
ZSコードによってコード化される場合、データは、正の
データ、負のデータ又はゼロデータとして送らなければ
ならない。その結果、直列に多重ステージを有している
４つの可変遅延ラインが好ましくは提供される；正（例
えば5V）、負（例えばOV）及びゼロデータ（例えば2.5
V）の各々１つ、及びクロックに対し１つ。クロックに
対する可変遅延ラインのみが位相比較器及びフィードバ
ック回路を有している。クロック回路のフィードバック
回路から発生したフィードバック電圧が、すべての可変
遅延ラインの伝送ゲートに送られて、可変送延ラインの
各ステージを通り等しい遅延を保証する。各可変遅延ラ
インの各ステージのタップオフは、それからスイッチを
通り、基本的には分圧器である重み付け回路に送られ
る。クロック回路に対する可変遅延ラインのタップオフ
はまた、等化キャパシタンスを提供するためのスイッチ
を必要とするが、これ等のスイッチは重み付け回路に接
続されない。
本発明の更に他の詳細及び利点は、提供した図面と共
に行なった詳細な説明を参照するとき、当業者に明らか
となるであろう。
に行なった詳細な説明を参照するとき、当業者に明らか
となるであろう。
図面の簡単な説明 図１は、方形波を受取り、そしてそれからB3ZSの実質
的な二乗余弦波を発生する装置のブロック線図である； 図２は、図１のトランスバーサルフィルタの１部分の
詳細ブロック線図である； 図3aは、多重ステージ可変遅延ライン及び図２の各ブ
ロックの１部分である関連するスイッチの詳細ブロック
図である； 図3bは、可変遅延ラインの単一ステージの概略的線図
である； 図4aは、T1E1/88−006R1によって規定されたようなネ
ットワークインターフェースにおける許容パルス波形を
示している波形線図である； 図4b乃至図4dはそれぞれ、図１乃至図３の装置により
発生した波形、伝送ネットワークインターフェースで受
信して得られた波形及び120フィート及び450フィート同
軸ケーブルを通った伝送後の波形である。
的な二乗余弦波を発生する装置のブロック線図である； 図２は、図１のトランスバーサルフィルタの１部分の
詳細ブロック線図である； 図3aは、多重ステージ可変遅延ライン及び図２の各ブ
ロックの１部分である関連するスイッチの詳細ブロック
図である； 図3bは、可変遅延ラインの単一ステージの概略的線図
である； 図4aは、T1E1/88−006R1によって規定されたようなネ
ットワークインターフェースにおける許容パルス波形を
示している波形線図である； 図4b乃至図4dはそれぞれ、図１乃至図３の装置により
発生した波形、伝送ネットワークインターフェースで受
信して得られた波形及び120フィート及び450フィート同
軸ケーブルを通った伝送後の波形である。
好ましい実施例の詳細な説明 図１乃至図３で明らかなように好ましい装置は、デー
タ及びクロックを含むDS3信号を受信し、且つ同軸ケー
ブルを通りネットワークインターフェースに伝送するB3
ZSフォーマットの実質的な二乗余弦波形を発生する装置
に関する。この目的ために、用語「実質的な二乗余弦」
は、二乗余弦又は、類似の波形に近似するよう意図され
ているいかなる波形、又は450フィートまでの長さの同
軸ケーブルを通り送信され、且つなお追加の整形を行わ
ずにネットワークインターフェースパルス波形のための
T1E1/88−006R1規格に適合するいかなる波形をも意味し
ている。本願に開示された装置及び方法が、他の規格に
よって要求される他の波形にも有用であり、そして本発
明は、DS3信号のみ、あるいはB3ZS規約に限定される意
図を有していないことは当業者によって理解されるであ
ろう。
タ及びクロックを含むDS3信号を受信し、且つ同軸ケー
ブルを通りネットワークインターフェースに伝送するB3
ZSフォーマットの実質的な二乗余弦波形を発生する装置
に関する。この目的ために、用語「実質的な二乗余弦」
は、二乗余弦又は、類似の波形に近似するよう意図され
ているいかなる波形、又は450フィートまでの長さの同
軸ケーブルを通り送信され、且つなお追加の整形を行わ
ずにネットワークインターフェースパルス波形のための
T1E1/88−006R1規格に適合するいかなる波形をも意味し
ている。本願に開示された装置及び方法が、他の規格に
よって要求される他の波形にも有用であり、そして本発
明は、DS3信号のみ、あるいはB3ZS規約に限定される意
図を有していないことは当業者によって理解されるであ
ろう。
図１で明らかなように、本発明の装置10は、トランス
バーサルフィルタ20と、追加のプリフィルタ及びポスト
フィルタとを備えた関連するフィードバック回路25と、
プリフィルタマルチプレクサ32と、B3ZSフォーマットブ
ロック34と、論理ブロック36と、ポストフィルタ電圧調
整回路40とを含む。プリフィルタ回路は基本的には、そ
れが正又は負の実質的な二乗余弦パルス、あるいはゼロ
パルスのいづれを出力するかに関してトランスバーサル
フィルタに指図する。以下に説明するように、B3ZS二乗
余弦信号に対しては、各遅延ラインが４又はそれ以上の
ステージで構成されている４つの可変遅延ラインがトラ
ンスバーサルフィルタ20に望ましい。すべての遅延ライ
ンは、同じパラメータ及び遅延の保証に役立てるために
同じ集積回路チップに配置されなければならない。
バーサルフィルタ20と、追加のプリフィルタ及びポスト
フィルタとを備えた関連するフィードバック回路25と、
プリフィルタマルチプレクサ32と、B3ZSフォーマットブ
ロック34と、論理ブロック36と、ポストフィルタ電圧調
整回路40とを含む。プリフィルタ回路は基本的には、そ
れが正又は負の実質的な二乗余弦パルス、あるいはゼロ
パルスのいづれを出力するかに関してトランスバーサル
フィルタに指図する。以下に説明するように、B3ZS二乗
余弦信号に対しては、各遅延ラインが４又はそれ以上の
ステージで構成されている４つの可変遅延ラインがトラ
ンスバーサルフィルタ20に望ましい。すべての遅延ライ
ンは、同じパラメータ及び遅延の保証に役立てるために
同じ集積回路チップに配置されなければならない。
好ましい実施例では、マルチプレクサ32は、回路内へ
のインターフェースとして設けられている。マルチプレ
クサ32は標準フォーマットである。それは、２つの源か
らのDS3方形波フォーマットのデータ及びクロック入力4
2c、42d、及び43c,43dを受信し、そしてデータ及びクロ
ック入力対のどちらかを送るべきかを決定するため制御
入力45を使用する。マルチプレクサ32の出力は、方形波
データ信号48と、交互の極性であるが、選択したクロッ
ク入力と同じ周波数の２つのクロック信号52及び54（cs
n及びcmn）とを含む。
のインターフェースとして設けられている。マルチプレ
クサ32は標準フォーマットである。それは、２つの源か
らのDS3方形波フォーマットのデータ及びクロック入力4
2c、42d、及び43c,43dを受信し、そしてデータ及びクロ
ック入力対のどちらかを送るべきかを決定するため制御
入力45を使用する。マルチプレクサ32の出力は、方形波
データ信号48と、交互の極性であるが、選択したクロッ
ク入力と同じ周波数の２つのクロック信号52及び54（cs
n及びcmn）とを含む。
マルチプレクサ32からのデータ及びクロック信号は、
標準フォーマットのB3ZSエンコーダ34に送られる。B3ZS
エンコーダは、入信号を受取り、そして入力データに基
づいており、且つB3ZSコード化フォーマットに従うデー
タ出力56及びサイン信号58を発生する。B3ZSエンコーダ
は、２つの位相クロック対cmn及びcsnによってクロック
される。
標準フォーマットのB3ZSエンコーダ34に送られる。B3ZS
エンコーダは、入信号を受取り、そして入力データに基
づいており、且つB3ZSコード化フォーマットに従うデー
タ出力56及びサイン信号58を発生する。B3ZSエンコーダ
は、２つの位相クロック対cmn及びcsnによってクロック
される。
B3ZSエンコーダのデータ及びサイン出力（並びにクロ
ックcmn）は、それに応答して３つの可能な信号の中の
１つを出力する論理クロック36に送られる。データ信号
56は「１」であり、そしてサイン信号58は「１」であ
り、論理ブロック36が、60に正の信号（tplus）を示す
信号を発生する。データ信号56が「１」であり、そして
サイン信号58が、「０」であれば、論理ブロック36は、
62に負の信号（tgnd）を示すパルスを発生する。最後
に、データ信号56が「０」であれば、論理ブロック36
は、サイン信号56の値に関係なく、64にゼロ信号（tre
f）を示すパルスを発生する。
ックcmn）は、それに応答して３つの可能な信号の中の
１つを出力する論理クロック36に送られる。データ信号
56は「１」であり、そしてサイン信号58は「１」であ
り、論理ブロック36が、60に正の信号（tplus）を示す
信号を発生する。データ信号56が「１」であり、そして
サイン信号58が、「０」であれば、論理ブロック36は、
62に負の信号（tgnd）を示すパルスを発生する。最後
に、データ信号56が「０」であれば、論理ブロック36
は、サイン信号56の値に関係なく、64にゼロ信号（tre
f）を示すパルスを発生する。
正、負及びゼロ信号を示すパルスはすべて本発明のト
ランスバーサルフィルタ20に結合される。トランスバー
サルフィルタ20内への他のパルスは、電圧源65から得ら
れる基準電圧vref（例えば、2.5V）と、マルチプレクサ
内への入力クロックに関連した（クロックcmnを経て）
入力クロック54と、以下に説明するように、フィードバ
ック電圧70及び72とを含む。
ランスバーサルフィルタ20に結合される。トランスバー
サルフィルタ20内への他のパルスは、電圧源65から得ら
れる基準電圧vref（例えば、2.5V）と、マルチプレクサ
内への入力クロックに関連した（クロックcmnを経て）
入力クロック54と、以下に説明するように、フィードバ
ック電圧70及び72とを含む。
図２を参照すると、トランスバーサルフィルタの更に
他の詳細が判る。基本的には、トランスバーサルフィル
タ20は、内部的に同じブロック110a、110b、110c、110d
で構成されている。しかしながら、各ブロック110は、
異なる信号及び電圧入力、並びに異なる出力ライン接続
を有している。ブロック110a内への信号入力は、クロッ
ク54であり、そしてブロック110aの出力信号の出力電圧
を制御する電圧入力は、正の電圧レールVdd（図示せ
ず）に結合される。ブロック110b内へのデータ入力は、
正の信号パルス60であり、そして電圧入力はまた正の電
圧レールに結合される。ブロック110c内への入力はゼロ
又は基準信号パルス64であり、そして電圧入力は電圧源
65に結合される。ブロック110d内への入力は、負または
アース信号パルス62であり、そして電圧入力はアースに
結合される。ブロック110の出力は以下に説明する。
他の詳細が判る。基本的には、トランスバーサルフィル
タ20は、内部的に同じブロック110a、110b、110c、110d
で構成されている。しかしながら、各ブロック110は、
異なる信号及び電圧入力、並びに異なる出力ライン接続
を有している。ブロック110a内への信号入力は、クロッ
ク54であり、そしてブロック110aの出力信号の出力電圧
を制御する電圧入力は、正の電圧レールVdd（図示せ
ず）に結合される。ブロック110b内へのデータ入力は、
正の信号パルス60であり、そして電圧入力はまた正の電
圧レールに結合される。ブロック110c内への入力はゼロ
又は基準信号パルス64であり、そして電圧入力は電圧源
65に結合される。ブロック110d内への入力は、負または
アース信号パルス62であり、そして電圧入力はアースに
結合される。ブロック110の出力は以下に説明する。
各ブロック110の内部は、６つのステージ遅延ライン
が示されている図3aを参照することにより判る。最初と
最後のステージ120aおよび120fは好ましくはバッファー
ステージであり、そしてステージ120b乃至120eは、以下
に説明するように遅延出力を提供するため作用する。各
ステージ120は、図3bに示されている遅延回路125と、特
定の遅延ラインに関連した電圧を分圧器回路に切換可能
にするスイッチ128とを含む。
が示されている図3aを参照することにより判る。最初と
最後のステージ120aおよび120fは好ましくはバッファー
ステージであり、そしてステージ120b乃至120eは、以下
に説明するように遅延出力を提供するため作用する。各
ステージ120は、図3bに示されている遅延回路125と、特
定の遅延ラインに関連した電圧を分圧器回路に切換可能
にするスイッチ128とを含む。
図3bを参照すると、好ましい遅延回路の詳細が示され
ており、各々の遅延回路は好ましくは、並列のｎ型及び
Ｐ型CMOSトランジスタを有しているCMOS伝送ゲート（ト
ランスミッションゲート）132と、これに続くインバー
タ134と、次の他のCMOS伝送ゲート136と、次の他のイン
バータ138とを具備する。図示のように、フィードバッ
ク電圧70及び72は、ｎ型及びＰ型CMOSトランジスタのそ
れぞれのゲートに加えられる。CMOS伝送ゲートのゲート
リード線を横切る電圧差の付加は、CMOSが電圧に鋭敏で
あるから、伝送ゲート132及び136を通り遅延を制御す
る。図3aに示したように、図3bの複数の遅延回路を直列
に設けることにより、単一の可変遅延ラインが提供され
る。
ており、各々の遅延回路は好ましくは、並列のｎ型及び
Ｐ型CMOSトランジスタを有しているCMOS伝送ゲート（ト
ランスミッションゲート）132と、これに続くインバー
タ134と、次の他のCMOS伝送ゲート136と、次の他のイン
バータ138とを具備する。図示のように、フィードバッ
ク電圧70及び72は、ｎ型及びＰ型CMOSトランジスタのそ
れぞれのゲートに加えられる。CMOS伝送ゲートのゲート
リード線を横切る電圧差の付加は、CMOSが電圧に鋭敏で
あるから、伝送ゲート132及び136を通り遅延を制御す
る。図3aに示したように、図3bの複数の遅延回路を直列
に設けることにより、単一の可変遅延ラインが提供され
る。
図２に示したように、データ入力としてDS3クロック
を有するブロック110aは、図3aに示したロケーションか
ら取出したようなクロック信号の位相に関係のある２つ
の出力141及び143を有している。特に、DS3クロック信
号は、バファステージ120aにロードされる、このバファ
ステージ120aは、5V電圧差がバッファステージを構成す
るのに役立つｎ型及びＰ型CMOSトランジスタのゲートに
加えられるとき、基本的には遅延を行なわない。このバ
ファステージ120a（並びに出力バファステージ120f）
は、ステージ120b乃至120eが同じ入力及び出力インピー
ダンス（即ち、平衡のための）かを調べるように設けら
れている。バッファステージ120aが遅延を与えないか
ら、ステージ120aの出力は、単一のクロックパルスのサ
イクルの時間ゼロ（即ち、to＝０）にあると考えられ
る。ステージ120aのデータ出力からのクロック信号が、
第１の位相検出点を提供し、そして位相出力141を提供
する。クロック信号がステージアレイの下方に移送され
るに従って、信号は、完全に５ボルトでない各伝送ゲー
トを横切る電圧差によって多少遅延される。４つの遅延
回数を与えられた第５のステージ120eからの出力が、第
２の位相出力143として取出される。位相出力141及び14
3はそれからフィードバック回路25の１部である位相検
出器150（図１参照）によって比較される。
を有するブロック110aは、図3aに示したロケーションか
ら取出したようなクロック信号の位相に関係のある２つ
の出力141及び143を有している。特に、DS3クロック信
号は、バファステージ120aにロードされる、このバファ
ステージ120aは、5V電圧差がバッファステージを構成す
るのに役立つｎ型及びＰ型CMOSトランジスタのゲートに
加えられるとき、基本的には遅延を行なわない。このバ
ファステージ120a（並びに出力バファステージ120f）
は、ステージ120b乃至120eが同じ入力及び出力インピー
ダンス（即ち、平衡のための）かを調べるように設けら
れている。バッファステージ120aが遅延を与えないか
ら、ステージ120aの出力は、単一のクロックパルスのサ
イクルの時間ゼロ（即ち、to＝０）にあると考えられ
る。ステージ120aのデータ出力からのクロック信号が、
第１の位相検出点を提供し、そして位相出力141を提供
する。クロック信号がステージアレイの下方に移送され
るに従って、信号は、完全に５ボルトでない各伝送ゲー
トを横切る電圧差によって多少遅延される。４つの遅延
回数を与えられた第５のステージ120eからの出力が、第
２の位相出力143として取出される。位相出力141及び14
3はそれからフィードバック回路25の１部である位相検
出器150（図１参照）によって比較される。
位相検出器150は、ステージの一方からの信号が比較
前に反転されて、ステージ120a及び120eの出力からの信
号の位相を比較し、そしてそれに応答して信号を提供す
る。この信号は、アースに結合されている抵抗152及び
コンデンサ154で構成されたRC回路に与えられる。RC回
路は位相検出器150からパルスを受取り、そして平均直
流信号を提供する。この直流信号はそれから、ブロック
110aからRC回路をバッファするのに役立つ単位ゲインの
オペアンプ156に与えられる。オペアンプ156の出力は、
反転オペアンプ158（抵抗161及び163によって与えられ
るマイナス１のゲインを有している）並びに伝送ゲート
132及び136のすべてのｎ型トランジスタのゲートに供給
される、一方オペアンプ158の出力は、伝送ゲート132及
び136のすべてのＰ型トランジスタのゲートに供給され
る。換言すると、ブロック110aに結合されたフィードバ
ック回路25は、フィードバック電圧を作り出すのに使用
され、このフィードバック電圧は、ステージを通る遅延
が所望である場合に各ブロックの各ステージのすべての
伝送ゲートに加えられる。
前に反転されて、ステージ120a及び120eの出力からの信
号の位相を比較し、そしてそれに応答して信号を提供す
る。この信号は、アースに結合されている抵抗152及び
コンデンサ154で構成されたRC回路に与えられる。RC回
路は位相検出器150からパルスを受取り、そして平均直
流信号を提供する。この直流信号はそれから、ブロック
110aからRC回路をバッファするのに役立つ単位ゲインの
オペアンプ156に与えられる。オペアンプ156の出力は、
反転オペアンプ158（抵抗161及び163によって与えられ
るマイナス１のゲインを有している）並びに伝送ゲート
132及び136のすべてのｎ型トランジスタのゲートに供給
される、一方オペアンプ158の出力は、伝送ゲート132及
び136のすべてのＰ型トランジスタのゲートに供給され
る。換言すると、ブロック110aに結合されたフィードバ
ック回路25は、フィードバック電圧を作り出すのに使用
され、このフィードバック電圧は、ステージを通る遅延
が所望である場合に各ブロックの各ステージのすべての
伝送ゲートに加えられる。
殆どのフィードバック型回路におけるように、フィー
ドバック回路25の目的は、トランスバーサルフィルタを
安定化することである。位相検出器150で受信される信
号の位相間のいかなる位相差をも除去することにより安
定化が行なわれる。ステージ120aの出力における位相が
ステージ120eの出力における位相の逆であるように位相
差が除去されるとき、フィードバック回路は平衡状態に
ある。平衡状態のとき、ブロック110a内へのクロック入
力は、ブロックの各ステージが同一であり、且つ同じ出
力インピーダンスを有していれば、各ステージ120によ
りクロックサイクルの半分に等しい部分だけ遅延され
る。トランスバーサルフィルタ回路は集積回路であるか
ら、各ステージの構成は、ほとんど完全に同一となるこ
とが保証される。従って、好ましい実施例におけるよう
に（最初のバッファステージ120aの後及び最後のバッフ
ァステージ120fの前に）遅延ラインの部分として４つの
ステージが設けられる場合、各ステージ120の出力にお
けるクロック信号は、前のステージの出力におけるクロ
ック信号から除かれたクロックサイクルの1/8（即ち1/2
の1/4）である。５つのアクティブステージが設けられ
ていれば、各ステージにおけるクロック信号は、前のス
テージにおけるクロック信号から除かれたクロックサイ
クルの1/10となるであろう。しかも、遅延ラインに対す
る校正はフィードバック回路を有していないから、クロ
ック遅延の同じ部分のステージが発生され、使用され
る。
ドバック回路25の目的は、トランスバーサルフィルタを
安定化することである。位相検出器150で受信される信
号の位相間のいかなる位相差をも除去することにより安
定化が行なわれる。ステージ120aの出力における位相が
ステージ120eの出力における位相の逆であるように位相
差が除去されるとき、フィードバック回路は平衡状態に
ある。平衡状態のとき、ブロック110a内へのクロック入
力は、ブロックの各ステージが同一であり、且つ同じ出
力インピーダンスを有していれば、各ステージ120によ
りクロックサイクルの半分に等しい部分だけ遅延され
る。トランスバーサルフィルタ回路は集積回路であるか
ら、各ステージの構成は、ほとんど完全に同一となるこ
とが保証される。従って、好ましい実施例におけるよう
に（最初のバッファステージ120aの後及び最後のバッフ
ァステージ120fの前に）遅延ラインの部分として４つの
ステージが設けられる場合、各ステージ120の出力にお
けるクロック信号は、前のステージの出力におけるクロ
ック信号から除かれたクロックサイクルの1/8（即ち1/2
の1/4）である。５つのアクティブステージが設けられ
ていれば、各ステージにおけるクロック信号は、前のス
テージにおけるクロック信号から除かれたクロックサイ
クルの1/10となるであろう。しかも、遅延ラインに対す
る校正はフィードバック回路を有していないから、クロ
ック遅延の同じ部分のステージが発生され、使用され
る。
図3aを参照すると、スイッチ128が、３つの入力と、
単一の出力とを備えているCMOSスイッチであることが判
る。スイッチ128内への第１の入力は、図２を参照して
論述したように供給電圧である。第２及び第３の入力
は、CMOSスイッチのｎ及びＰゲートに送られる遅延ライ
ンの対応するステージからの電圧入力である。遅延ライ
ン内へのデータパルスが遅延ラインを通り伝播すると
き、パルスの立上り区間で、関連するスイッチ128はオ
ンになり、一方パルスの立上り区間で、関連するスイッ
チ128はオフとなる。従って、データパルスが遅延ライ
ンを通り伝播するとき、スイッチ128a乃至128eに与えら
れる供給電圧は、データパルスの長さの間、スイッチの
出力に与えられる。データパルスは遅延されているの
で、スイッチ128a乃至128eの各々の出力における電圧
は、前の隣接する出力に対してクロックサイクルの1/8
遅延される。
単一の出力とを備えているCMOSスイッチであることが判
る。スイッチ128内への第１の入力は、図２を参照して
論述したように供給電圧である。第２及び第３の入力
は、CMOSスイッチのｎ及びＰゲートに送られる遅延ライ
ンの対応するステージからの電圧入力である。遅延ライ
ン内へのデータパルスが遅延ラインを通り伝播すると
き、パルスの立上り区間で、関連するスイッチ128はオ
ンになり、一方パルスの立上り区間で、関連するスイッ
チ128はオフとなる。従って、データパルスが遅延ライ
ンを通り伝播するとき、スイッチ128a乃至128eに与えら
れる供給電圧は、データパルスの長さの間、スイッチの
出力に与えられる。データパルスは遅延されているの
で、スイッチ128a乃至128eの各々の出力における電圧
は、前の隣接する出力に対してクロックサイクルの1/8
遅延される。
遅延ライン110b,110c及び110dのスイッチ128スイッチ
の各々は、ポストフィルタ電圧調整回路40に結合され
る、この電圧調整回路40は、本質的に、電圧加算及び分
圧回路を具備し、そして出力波を整形するため遅延ライ
ンからの信号出力と共に作用する。図２で明らかなよう
に、遅延ライン110b,110c及び110dからの各出力は、時
間遅延に対応する他の遅延ラインからの出力に加算され
る、即ちt0出力は、すべて接続され、t1出力はすべて接
続される・・・。加算出力は、並列抵抗180−０、180−
１、180−２、180−３及び180−４を通り供給される、
これ等の並列抵抗は、2.5Vの基準電圧に結合されている
抵抗190を有している分圧器の第１の抵抗として作用す
る。抵抗180及び抵抗190に対する適切に選択した値によ
り、実質的な二乗余弦波形が発生できる。完全化のた
め、また他の抵抗193が抵抗190に並列に設けられてい
て、出力電圧txoutの振幅をショートラインに対し減少
せしめることに注目すべきである。従って、制御信号tx
lev199（送信レベル）は、スイッチ196及びインバータ1
97への入力として与えられる。txlev199が低レベル（lo
w）であるとき、スイッチ196はオンとなりそして有効に
抵抗193を抵抗190に並列に置く。txlevが高レベル（hig
h）であるとき、スイッチ197はオフとなり、そして有効
に、並列の抵抗190及び193の抵抗が抵抗190の抵抗に等
しいように無限抵抗を提供する。
の各々は、ポストフィルタ電圧調整回路40に結合され
る、この電圧調整回路40は、本質的に、電圧加算及び分
圧回路を具備し、そして出力波を整形するため遅延ライ
ンからの信号出力と共に作用する。図２で明らかなよう
に、遅延ライン110b,110c及び110dからの各出力は、時
間遅延に対応する他の遅延ラインからの出力に加算され
る、即ちt0出力は、すべて接続され、t1出力はすべて接
続される・・・。加算出力は、並列抵抗180−０、180−
１、180−２、180−３及び180−４を通り供給される、
これ等の並列抵抗は、2.5Vの基準電圧に結合されている
抵抗190を有している分圧器の第１の抵抗として作用す
る。抵抗180及び抵抗190に対する適切に選択した値によ
り、実質的な二乗余弦波形が発生できる。完全化のた
め、また他の抵抗193が抵抗190に並列に設けられてい
て、出力電圧txoutの振幅をショートラインに対し減少
せしめることに注目すべきである。従って、制御信号tx
lev199（送信レベル）は、スイッチ196及びインバータ1
97への入力として与えられる。txlev199が低レベル（lo
w）であるとき、スイッチ196はオンとなりそして有効に
抵抗193を抵抗190に並列に置く。txlevが高レベル（hig
h）であるとき、スイッチ197はオフとなり、そして有効
に、並列の抵抗190及び193の抵抗が抵抗190の抵抗に等
しいように無限抵抗を提供する。
本発明の好ましい実施例によれば、抵抗180及び抵抗1
90は、抵抗180−０乃至180−４の相対コンダクタンス値
がそれぞれ0.7、0.5、１及び７であるように選択され
る。従って、これ等の値は、抵抗190のコンダクタンス
に応じて決められて適切な出力電圧を与える。これ等の
コンダクタンス値では、数値的加算によって、実質的な
二乗余弦波形が両極に発生され、設けた遅延ラインが５
ボルトの電圧（Vdd）と、2 1/2電圧（Vref）と、ゼロ電
圧（gnd）とを有していることが判明した。特に、電圧
調整回路40からの出力電圧は、ｔ×out下式によって決
定される： この場合、tnは、スイッチ128nを経てスイッチしたアク
ティブ遅延ラインのｎ番目のステージからの電圧出力で
あり、そしてＲ（ ）は適切な抵抗180−０乃至180−４
又は抵抗190の抵抗を表わしている。分母の和は、単に
抵抗180のコンダクタンス、プラス抵抗190のコンダクタ
ンスの和である。実施例のみとして、分母が10モー（mh
o）の値を有していれば、分子はその接続した抵抗のコ
ンダクタンスで重み付けした与えられた出力tnの電圧値
である抵抗190がVrefに接続され、アースに接続されて
いないので、txoutはVrefの一部分で示される。スター
ト点としてゼロパルス信号を仮定すると、ブロック110c
が逐次その出力にVrefを与えている場合、出力電圧txou
tは、抵抗180のどれにも電流がないので、正確に2.5ボ
ルト（Vref）である。時間toのとき正の出力電圧と仮定
すると、ブロック110bのto出力のときの電圧は、５ボル
ト（Vdd）となる。従ってその出力は下式により示され
る： txout＝（５×0.7/10）＋（2.5×1/10）＋（2.5×0.5
/10）＋（2.5×1/10） ＋（2.5×0.7/10）＋（2.5×6.1/10） 又はtxout＝2.675ボルト 1/8クロックサイクル後、ブロック110bのt1出力にお
ける電圧は５ボルトになり、次にt2電圧がその後1/8サ
イクルで５ボルトになる等。1/2クロックサイクルによ
り、正のパルスが最大に達したとき、t1乃至t4出力にお
ける電圧はすべて高レベルであり、ブロック110bのt4ス
テージにおけるスイッチ及びブロック110cのtoステージ
（2.5V）におけるスイッチがオンになるので、ブロック
110bのtoにおけるスイッチ128はオフとなる。従って、1
/2クロックサイクルに亘って、電圧調整回路の出力にお
ける電圧は、各８番目のクロックサイクルに対してそれ
ぞれ2.675ボルトから、2.925、3.05及び3.30ボルトに上
昇し続ける。従って、正のパルスがブロック110bを通り
伝播するので、連続８番目のサイクルで、ブロック110b
の５ボルトのt1、t2、t3及びt4の出力は、オフとなり、
一方ブロック110cのt1、t2、t3及びt4の2 1/2ボルト出
力は、オンになり、2.5ボルト「ゼロ」パルス値が達成
され、そして全サイクルの二乗余弦波が完成されるま
で、電圧と連続的に3.3ボルトから3.05、2.925及び2.67
5ボルトに減少せしめる。
90は、抵抗180−０乃至180−４の相対コンダクタンス値
がそれぞれ0.7、0.5、１及び７であるように選択され
る。従って、これ等の値は、抵抗190のコンダクタンス
に応じて決められて適切な出力電圧を与える。これ等の
コンダクタンス値では、数値的加算によって、実質的な
二乗余弦波形が両極に発生され、設けた遅延ラインが５
ボルトの電圧（Vdd）と、2 1/2電圧（Vref）と、ゼロ電
圧（gnd）とを有していることが判明した。特に、電圧
調整回路40からの出力電圧は、ｔ×out下式によって決
定される： この場合、tnは、スイッチ128nを経てスイッチしたアク
ティブ遅延ラインのｎ番目のステージからの電圧出力で
あり、そしてＲ（ ）は適切な抵抗180−０乃至180−４
又は抵抗190の抵抗を表わしている。分母の和は、単に
抵抗180のコンダクタンス、プラス抵抗190のコンダクタ
ンスの和である。実施例のみとして、分母が10モー（mh
o）の値を有していれば、分子はその接続した抵抗のコ
ンダクタンスで重み付けした与えられた出力tnの電圧値
である抵抗190がVrefに接続され、アースに接続されて
いないので、txoutはVrefの一部分で示される。スター
ト点としてゼロパルス信号を仮定すると、ブロック110c
が逐次その出力にVrefを与えている場合、出力電圧txou
tは、抵抗180のどれにも電流がないので、正確に2.5ボ
ルト（Vref）である。時間toのとき正の出力電圧と仮定
すると、ブロック110bのto出力のときの電圧は、５ボル
ト（Vdd）となる。従ってその出力は下式により示され
る： txout＝（５×0.7/10）＋（2.5×1/10）＋（2.5×0.5
/10）＋（2.5×1/10） ＋（2.5×0.7/10）＋（2.5×6.1/10） 又はtxout＝2.675ボルト 1/8クロックサイクル後、ブロック110bのt1出力にお
ける電圧は５ボルトになり、次にt2電圧がその後1/8サ
イクルで５ボルトになる等。1/2クロックサイクルによ
り、正のパルスが最大に達したとき、t1乃至t4出力にお
ける電圧はすべて高レベルであり、ブロック110bのt4ス
テージにおけるスイッチ及びブロック110cのtoステージ
（2.5V）におけるスイッチがオンになるので、ブロック
110bのtoにおけるスイッチ128はオフとなる。従って、1
/2クロックサイクルに亘って、電圧調整回路の出力にお
ける電圧は、各８番目のクロックサイクルに対してそれ
ぞれ2.675ボルトから、2.925、3.05及び3.30ボルトに上
昇し続ける。従って、正のパルスがブロック110bを通り
伝播するので、連続８番目のサイクルで、ブロック110b
の５ボルトのt1、t2、t3及びt4の出力は、オフとなり、
一方ブロック110cのt1、t2、t3及びt4の2 1/2ボルト出
力は、オンになり、2.5ボルト「ゼロ」パルス値が達成
され、そして全サイクルの二乗余弦波が完成されるま
で、電圧と連続的に3.3ボルトから3.05、2.925及び2.67
5ボルトに減少せしめる。
次のパルスが他の正のパルスであれば、同じサイクル
が繰り返される。次のパルスが「ゼロパルス」であれ
ば、ブロック110cの出力上のすべてのスイッチは、逐次
再びオンになり、そして同一の2.5ボルトが抵抗180のす
べてを横切って加えられる。次のパルスが負のパルスで
あれば、ブロック110dの出力が活性化されて2.5ボルト
値が連続的にスイッチオフされるに従って、ゼロ電圧が
連続的に抵抗180−０、180−１・・・に加えられる。そ
の結果、負の波が遅延ブロック110dを通り伝播するに従
って、回路出力における電圧は2.5ボルトから2.325、2.
075、1.95及び1.7ボルトに減少する。従って、負の方形
波の第２半部で、「ゼロ」値が入れられる場合、ブロッ
ク110cの2.5ボルト出力は、ブロック110dの関連する出
力がオフになったとき、再びオンになり、そして回路出
力における電圧は1.7ボルトから1.95、2.075、2.325及
び2.5ボルトに増加する。負のパルスサイクルの終り
に、全サイクルの負の二乗余弦波が完成される。
が繰り返される。次のパルスが「ゼロパルス」であれ
ば、ブロック110cの出力上のすべてのスイッチは、逐次
再びオンになり、そして同一の2.5ボルトが抵抗180のす
べてを横切って加えられる。次のパルスが負のパルスで
あれば、ブロック110dの出力が活性化されて2.5ボルト
値が連続的にスイッチオフされるに従って、ゼロ電圧が
連続的に抵抗180−０、180−１・・・に加えられる。そ
の結果、負の波が遅延ブロック110dを通り伝播するに従
って、回路出力における電圧は2.5ボルトから2.325、2.
075、1.95及び1.7ボルトに減少する。従って、負の方形
波の第２半部で、「ゼロ」値が入れられる場合、ブロッ
ク110cの2.5ボルト出力は、ブロック110dの関連する出
力がオフになったとき、再びオンになり、そして回路出
力における電圧は1.7ボルトから1.95、2.075、2.325及
び2.5ボルトに増加する。負のパルスサイクルの終り
に、全サイクルの負の二乗余弦波が完成される。
図4a乃至図4bを参照すると、図１乃至図３の回路によ
って発生され、且つ120フィート同軸ケーブル及び450フ
ィート同軸ケーブルの双方を通り送信された波形（図4
b）が、図4aに示されたパルス波形ガイドライン内に含
まれる波形（図4c及び図4d）を提供するのが判る。従っ
て、３つの入力電圧から発生され、且つ半サイクル当た
り４つの等しい遅延を発生する（有効にクロックレート
の８倍のサンプリングを作り出す）トランスバーサルフ
ィルタから発生された二乗余弦波形は、ネットワークイ
ンターフェースで受信した信号が発行仕様書に適合する
ように、発行仕様書に適合しているいかなる同軸ケーブ
ルをも通り送られることができる。
って発生され、且つ120フィート同軸ケーブル及び450フ
ィート同軸ケーブルの双方を通り送信された波形（図4
b）が、図4aに示されたパルス波形ガイドライン内に含
まれる波形（図4c及び図4d）を提供するのが判る。従っ
て、３つの入力電圧から発生され、且つ半サイクル当た
り４つの等しい遅延を発生する（有効にクロックレート
の８倍のサンプリングを作り出す）トランスバーサルフ
ィルタから発生された二乗余弦波形は、ネットワークイ
ンターフェースで受信した信号が発行仕様書に適合する
ように、発行仕様書に適合しているいかなる同軸ケーブ
ルをも通り送られることができる。
ライン補償を必要とせずに同軸ケーブルを通りネット
ワークインターフェースに送信可能である二乗余弦波を
作り出すためのトランスバーサルフィルタについて本願
に説明され、例示した。この方法発明は、密接にそれに
関連している。本発明の特定の実施例について説明した
けれども、本発明は範囲を広くし、且つ明細書も同様に
解釈される意図を有しているから、本発明は実施例によ
り限定される意図を有していない。例えば、本発明はB3
ZS符号化DS3信号に関して説明したが、本発明が他の方
形波入力信号に適用されることは理解されるであろう。
また、３つの入力電圧が利用されているが、所望の出力
信号が２又はそれ以上の入力電圧から作り出すことがで
きる。同様に、1/8サイクル離れた信号を発生する遅延
ラインについて説明したが、1/3又はそれ以上のサイク
ル離れた信号を発生する３は又はそれ以上のステージを
有している遅延ラインは有用な適用を有している。実際
に、他の形式の出力信号が発生できる。更に、伝送ゲー
トとして形成されたCMOSスイッチ及び遅延素子について
説明し、例示したが、当業者は遅延素子及びスイッチに
対する異なる配置が、CMOSテクノロジーに設けることが
でき、そしてバイポーラ又はBiCMOSのような他のトラン
ジスタテクノロジーが利用できることは理解されるであ
ろう。同様に、抵抗に対する特定の相対値が、好ましい
実施例により与えられたが、他の相対値が、実質的な二
乗余弦波形を提供するのに利用できることは理解される
であろう。従って、特許請求しているような本発明の精
神及び範囲から逸脱することなく明細書に記載されたよ
うな本発明に他の変化及び変更がおこなわれ得ることは
当業者に明らかであろう。
ワークインターフェースに送信可能である二乗余弦波を
作り出すためのトランスバーサルフィルタについて本願
に説明され、例示した。この方法発明は、密接にそれに
関連している。本発明の特定の実施例について説明した
けれども、本発明は範囲を広くし、且つ明細書も同様に
解釈される意図を有しているから、本発明は実施例によ
り限定される意図を有していない。例えば、本発明はB3
ZS符号化DS3信号に関して説明したが、本発明が他の方
形波入力信号に適用されることは理解されるであろう。
また、３つの入力電圧が利用されているが、所望の出力
信号が２又はそれ以上の入力電圧から作り出すことがで
きる。同様に、1/8サイクル離れた信号を発生する遅延
ラインについて説明したが、1/3又はそれ以上のサイク
ル離れた信号を発生する３は又はそれ以上のステージを
有している遅延ラインは有用な適用を有している。実際
に、他の形式の出力信号が発生できる。更に、伝送ゲー
トとして形成されたCMOSスイッチ及び遅延素子について
説明し、例示したが、当業者は遅延素子及びスイッチに
対する異なる配置が、CMOSテクノロジーに設けることが
でき、そしてバイポーラ又はBiCMOSのような他のトラン
ジスタテクノロジーが利用できることは理解されるであ
ろう。同様に、抵抗に対する特定の相対値が、好ましい
実施例により与えられたが、他の相対値が、実質的な二
乗余弦波形を提供するのに利用できることは理解される
であろう。従って、特許請求しているような本発明の精
神及び範囲から逸脱することなく明細書に記載されたよ
うな本発明に他の変化及び変更がおこなわれ得ることは
当業者に明らかであろう。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アップ，ダニエル・シー アメリカ合衆国コネチカット州06488, サウスベリー，ペッパー・トゥリー・ヒ ル・レーン 15 (56)参考文献 特開 昭63−136808（ＪＰ，Ａ) 特開 昭64−55921（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 15/00 H04B 3/04 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (19)
- 【請求項１】方形波クロック信号及び所望の信号を示す
少なくとも２つの異なるデータ値の信号を受取り、それ
から前記所望の信号を表す実質的に異なる波形を作り出
すためのトランスバーサルフィルタにおいて、 ａ）各々が直列に少なくとも３つの実質的に同一のステ
ージで構成されている少なくとも３つの遅延ラインであ
って、各ステージが電圧制御遅延手段を有しており、前
記遅延ラインの第１がその入力において前記クロック信
号に結合され、そして前記遅延ラインの第２及び第３が
前記２つの異なるデータ電圧値信号のそれぞれに結合さ
れている少なくとも３つの遅延ラインと、 ｂ）クロック信号遅延ラインの２つの異なる非隣接ステ
ージの出力においてクロック信号遅延ラインに結合され
ており、前記出力における信号の位相を比較し、そして
それを示す少なくとも１つのフィードバック信号を提供
する位相比較器手段と、 ｃ）前記位相比較器及び前記電圧制御遅延手段に結合さ
れており、少なくとも１つの電圧制御信号として前記少
なくとも１つのフィードバック信号を、各遅延ラインの
各ステージの各電圧制御遅延手段に加えるフィードバッ
ク回路手段であり、それによって前記少なくとも３つの
遅延ラインが、各遅延ラインの各対応するステージが前
の隣接するステージに対し時間的に遅延したクロックサ
イクルの等しい部分であるように、校正されるフィード
バック回路手段と、 ｄ）前記第２及び第３の遅延線の対応するステージを一
緒に結合する電圧調整回路であって、該回路の出力が前
記実質的に異なる波形を提供する電圧調整回路と、 を具備するトランスバーサルフィルタ。 - 【請求項２】更に ｅ）前記第２及び第３の遅延ラインの各ステージに対し
て各々１つ設けられる複数のスイッチ手段であって、デ
ータ電圧値信号がその遅延ラインに加えられたとき、特
定のステージに対するスイッチ手段が、前記データ電圧
信号が前記特定のステージに伝播するとき、オンにな
り、そして前記データ電圧値信号がもはや前記特定のス
テージに存在しないときオフになる複数のスイッチ手
段、を具備している請求項１に記載のトランスバーサル
フィルタ。 - 【請求項３】前記複数のスイッチ手段が、前記第１の遅
延ラインの各ステージに対するスイッチ手段を含む請求
項２に記載のトランスバーサルフィルタ。 - 【請求項４】前記電圧調整回路がデータ電圧値信号遅延
ラインの前記スイッチ手段に結合され、データ電圧値信
号遅延ラインの対応するステージが一緒に結合されてい
る請求項２に記載のトランスバーサルフィルタ。 - 【請求項５】前記電圧調整回路が、複数の並列の第１の
抵抗と、前記並列の第１の抵抗に直列の少なくとも１つ
の第２の抵抗とを具備し、各並列の第１の抵抗が、対応
するステージの結合された組に結合されている請求項４
に記載のトランスバーサルフィルタ。 - 【請求項６】前記少なくとも３つの遅延ラインが、４つ
の遅延ラインからなり、前記第２の遅延ラインが正のパ
ルス信号に結合され、前記第３の遅延ラインがゼロ信号
に結合され、そして第４の遅延ラインが負のパルス信号
に結合されるようになっている請求項１に記載のトラン
スバーサルフィルタ。 - 【請求項７】前記少なくとも３つの実質的に同一の直列
のステージが、少くとも４つの実質的に同一の直列のス
テージからなる請求項６に記載のトランスバーサルフィ
ルタ。 - 【請求項８】更に、 ｅ）前記４つの遅延ラィンの各ステージに各々１つの複
数のスイッチ手段であって、データ電圧値信号がその遅
延ラインに加えられ、特定のステージに対するスイッチ
手段が、前記データ電圧値信号が前記特定のステージに
伝播するとき、オンになり、そして前記データ電圧値信
号がもはや前記特定のステージに存在しないときオフに
なる複数のスイッチ手段を具備している請求項７に記載
のトランスバーサルフィルタ。 - 【請求項９】前記４つの遅延ラインが、少なくとも４つ
の実質的に同一の直列のステージを含み、前記４つのス
テージに対して実質的に同一のフォーマットのバッファ
ーステージが直列に先行し且つその後に続いており、そ
して 各実質的に同一のステージが、第２のインバータに直列
に結合した第２のCMOS伝送ゲートに直列に結合した第１
のインバータに直列に結合した第１のCMOS伝送ゲートで
構成されている請求項８に記載のトランスバーサルフィ
ルタ。 - 【請求項１０】前記電圧調整回路が正、負及びゼロパル
ス遅延ラインのスイッチに結合され、前記正、負及びゼ
ロパルス遅延ラインの対応するステージスイッチの出力
が一緒に結合されている請求項９に記載のトランスバー
サルフィルタ。 - 【請求項１１】前記電圧調整回路が、複数の並列の第１
の抵抗と、前記並列の第１の抵抗に直列の少なくとも１
つの第２の抵抗とを具備し、各並列の第１の抵抗がステ
ージスイッチの結合セットに結合されている請求項10に
記載のトランスバーサルフィルタ。 - 【請求項１２】前記正のパルス遅延ラインのステージに
結合されたスイッチが、高電圧源に結合され、そしてこ
れ等のスイッチに関連したステージがパルス動作させら
れたとき、前記電圧調整回路に高レベル電圧出力を与
え、 前記ゼロバルス遅延ラインのステージに結合されたスイ
ッチが、基準電圧源に結合され、そしてこれ等のスイッ
チに関連したステージがパルス動作させられたとき、前
記電圧調整回路に中レベルの電圧出力を与え、 前記負のパルス遅延ラインのステージに結合されたスイ
ッチが、低レベル電源に結合され、そしてこれ等のスイ
ッチに関連したステージがパルス動作させられたとき、
前記電圧調整回路に低レベル電圧出力を与える、 請求項11に記載のトランスバーサルフィルタ。 - 【請求項１３】前記ハイレベル電圧源が５ボルト電位を
与え、 前記基準電圧源が２ 1/2ボルト電位を与え、 前記低レベル電圧源がゼロボルト電位を与える、請求項
12に記載のトランスバーサルフィルタ。 - 【請求項１４】前記第１の抵抗が相互に重み付けされ
て、前記データ電圧値信号の１つがそれに結合された遅
延ラインにパルスを与えたとき、前記第１の抵抗と前記
第２の抵抗との間の接合部に実質的な二乗余弦波形を提
供する請求項５に記載のトランスバーサルフィルタ。 - 【請求項１５】前記第１の抵抗が相互に重み付けされ
て、前記正の遅延ラインに前記正のパルス信号が与えら
れたとき、あるいは前記負の電圧遅延ラインに前記負の
パルス信号が与えられたとき、前記第１の抵抗と前記第
２の抵抗との間の接合部に実質的な二乗余弦波形を提供
する請求項13に記載のトランスバーサルフィルタ。 - 【請求項１６】各々の実質的に同一のステージが、第２
のインバータに直列に結合された第２のCMOS伝送ゲート
に直列に結合された第１のインバータに直列に結合され
た第１のCMOS伝送ゲートで構成されており、各CMOS伝送
ゲートが、第１及び第２の電圧入力端子を備えている請
求項１に記載のトランスバーサルフィルタ。 - 【請求項１７】前記フィードバック回路が、前記位相比
較器手段に結合されたRC回路と、 前記RC回路に結合された第１の増幅器と、前記第１の増
幅器に結合された第２の増幅器とを具備し、前記RC回路
が前記第１の増幅器に実質的な直流電圧信号を与え、前
記第１の増幅器が前記トランスバーサルフィルタからの
前記電圧信号をバッファし、前記第１の増幅器の出力
が、各CMOS伝送ゲートの前記第１の電圧入力端子に与え
られ、そして前記第２の増幅器が実質的な直流電圧信号
を反転し、前記第２の増幅器の出力が、各CMOS伝送ゲー
トの前記第２の電圧入力端子に与えられる請求項16に記
載のトランスバーサルフィルタ。 - 【請求項１８】プリフィルタ回路と共に、DS3データ及
び関連するクロック信号を受信し、且つ同軸ケーブルを
通して伝送するための実質的な二乗余弦B3ZS符号化信号
を提供するため、前記プリフィルタ回路が、前記DS3デ
ータ信号を受信するためのB3ZSエンコーダを含み、且つ
前記DS3データ信号を符号化し、そして論理回路が、前
記正のパルス、ゼロ及び負のパルス信号を提供するため
前記B3ZSエンコーダに結合されていて、前記DS3クロッ
ク信号が前記方形波クロック信号を構成している請求項
６に記載のトランスバーサルフィルタ。 - 【請求項１９】プリフィルタ回路と共に、DS3データ及
び関連するクロック信号を受信し、且つ同軸ケーブルを
通して伝送するための実質的な二乗余弦B3ZS符号化信号
を提供するため、前記プリフィルタ回路が、前記DS3デ
ータ信号を受信するためのB3ZSエンコーダを含み、且つ
前記DS3データ信号を符号化し、そして論理回路が、前
記正のパルス、ゼロ及び負のパルス信号を提供するため
前記B3ZSエンコーダに結合されていて、前記DS3クロッ
ク信号が前記方形波クロック信号を構成している請求項
15に記載のトランスバーサルフィルタ。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US447,093 | 1989-12-06 | ||
| US617,731 | 1990-11-26 | ||
| US07/617,731 US5087809A (en) | 1990-11-26 | 1990-11-26 | Spectrally selective dithering and color filter mask for increased image sensor blue sensitivity |
| PCT/US1991/008845 WO1992010066A1 (en) | 1990-11-26 | 1991-11-25 | Spectrally selective dithering and color filter mask for increased image sensor blue sensitivity |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05504249A JPH05504249A (ja) | 1993-07-01 |
| JP3131218B2 true JP3131218B2 (ja) | 2001-01-31 |
Family
ID=24474826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03502347A Expired - Lifetime JP3131218B2 (ja) | 1989-12-06 | 1990-11-26 | 波形整形トランスバーサルフィルタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5087809A (ja) |
| EP (1) | EP0512106B1 (ja) |
| JP (1) | JP3131218B2 (ja) |
| DE (1) | DE69117737T2 (ja) |
| WO (1) | WO1992010066A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266425A (en) * | 1992-05-29 | 1993-11-30 | Itt Corporation | Self-aligned process for applying color filters to electronic output color image intensifiers |
| JP4100739B2 (ja) * | 1996-10-24 | 2008-06-11 | キヤノン株式会社 | 光電変換装置 |
| ES2277381T5 (es) | 1997-02-07 | 2014-02-06 | Exxonmobil Chemical Patents Inc. | Preparación de macrómeros que contienen vinilo |
| US6197910B1 (en) | 1997-12-10 | 2001-03-06 | Exxon Chemical Patents, Inc. | Propylene polymers incorporating macromers |
| US6184327B1 (en) | 1997-12-10 | 2001-02-06 | Exxon Chemical Patents, Inc. | Elastomeric propylene polymers |
| US6117962A (en) * | 1997-12-10 | 2000-09-12 | Exxon Chemical Patents Inc. | Vinyl-containing stereospecific polypropylene macromers |
| JP2002521107A (ja) * | 1998-07-23 | 2002-07-16 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 高解像度画像センサを備えたｘ線検査装置 |
| US6475946B1 (en) | 1999-10-22 | 2002-11-05 | Exxonmobil Chemical Patents Inc. | Olefin polymerization catalysis with aryl substituted carbenium cationic complexes |
| US6476164B1 (en) | 1999-10-22 | 2002-11-05 | Exxonmobil Chemical Patents Inc. | Carbenium cationic complexes suitable for polymerization catalysts |
| US6822057B2 (en) | 1999-12-09 | 2004-11-23 | Exxon Mobil Chemical Patents Inc. | Olefin polymerization catalysts derived from Group-15 cationic compounds and processes using them |
| US6489480B2 (en) | 1999-12-09 | 2002-12-03 | Exxonmobil Chemical Patents Inc. | Group-15 cationic compounds for olefin polymerization catalysts |
| DE60038900D1 (de) | 1999-12-20 | 2008-06-26 | Exxonmobil Chem Patents Inc | Verfahren zur herstellung von polyolefinen mittels verträgter ionischer katalysatoren |
| US6809209B2 (en) | 2000-04-07 | 2004-10-26 | Exxonmobil Chemical Patents Inc. | Nitrogen-containing group-13 anionic compounds for olefin polymerization |
| US7223822B2 (en) | 2002-10-15 | 2007-05-29 | Exxonmobil Chemical Patents Inc. | Multiple catalyst and reactor system for olefin polymerization and polymers produced therefrom |
| US8580902B2 (en) | 2008-08-01 | 2013-11-12 | Exxonmobil Chemical Patents Inc. | Catalyst system, process for olefin polymerization, and polymer compositions produced therefrom |
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| KR102618276B1 (ko) * | 2019-01-07 | 2023-12-28 | 엘지이노텍 주식회사 | 카메라 모듈 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687782U (ja) * | 1979-12-10 | 1981-07-14 | ||
| JPS57184937A (en) * | 1981-05-08 | 1982-11-13 | Omron Tateisi Electronics Co | Color discriminating element |
| DE3120849A1 (de) * | 1981-05-26 | 1982-12-23 | Agfa-Gevaert Ag, 5090 Leverkusen | Farbfilteranordnung fuer eine optoelektronische wandlervorrichtung |
| US4355087A (en) * | 1981-09-04 | 1982-10-19 | Eastman Kodak Company | Color imaging device having a color filter array using a metal salt of a long-chain fatty acid as a barrier |
| JPH0638662B2 (ja) * | 1986-02-05 | 1994-05-18 | 富士写真フイルム株式会社 | カラ−イメ−ジセンサ− |
| US4827118A (en) * | 1986-07-10 | 1989-05-02 | Minolta Camera Kabushiki Kaisha | Light-sensitive device having color filter and manufacturing method thereof |
| US4965449A (en) * | 1988-03-23 | 1990-10-23 | Canon Kabushiki Kaisha | Color information detecting device |
| US4967264A (en) * | 1989-05-30 | 1990-10-30 | Eastman Kodak Company | Color sequential optical offset image sampling system |
-
1990
- 1990-11-26 US US07/617,731 patent/US5087809A/en not_active Expired - Fee Related
- 1990-11-26 JP JP03502347A patent/JP3131218B2/ja not_active Expired - Lifetime
-
1991
- 1991-11-25 DE DE69117737T patent/DE69117737T2/de not_active Expired - Fee Related
- 1991-11-25 EP EP92901211A patent/EP0512106B1/en not_active Expired - Lifetime
- 1991-11-25 WO PCT/US1991/008845 patent/WO1992010066A1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| EP0512106B1 (en) | 1996-03-06 |
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| US5087809A (en) | 1992-02-11 |
| WO1992010066A1 (en) | 1992-06-11 |
| DE69117737T2 (de) | 1996-10-10 |
| DE69117737D1 (de) | 1996-04-11 |
| EP0512106A1 (en) | 1992-11-11 |
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