JP3130692B2 - 半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に係り、特にその半導体記憶装置のメモリセルのキ
ャパシタ電極の形成に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、特開平４−３０４６４号公報、特開平２−９４
５６１号公報に開示されるようなものがあった。図３は
従来のスタック型メモリセルの断面図である。この図に
示すように、半導体基板１上のＭＯＳトランジスタ２の
ソース・ドレインには、絶縁膜３にコンタクトホールを
介して延びるフィン（Ｆｉｎ）を有するキャパシタ下部
電極４が接続されている。そのキャパシタ下部電極４の
表面には誘電体膜５が形成され、その上にキャパシタ上
部電極６が形成され、キャパシタとして利用できる構造
をしている。

【０００３】このスタック型メモリセル構造では、キャ
パシタ下部電極が水平方向に延びた部分の裏面とコンタ
クトに沿って生成された電極の側壁部分はキャパシタと
して利用されていない。図４は従来のフィン構造のキャ
パシタ下部電極を有するメモリセルの断面図である。

【０００４】この図に示すように、半導体基板１１上の
ＭＯＳトランジスタ１２のソース・ドレインには、絶縁
膜１３のコンタクトホールを介して絶縁膜１３上のスト
ッパ窒化膜１４上に、突き出るように延びるフィンを有
するキャパシタ下部電極１５が接続されている。そのキ
ャパシタ下部電極１５の表面、側面及び裏面には誘電体
膜１６が形成され、その上にキャパシタ上部電極１７が
形成されており、キャパシタとして利用できる構造をし
ている。

【０００５】以下、その製造工程について説明する。図
５はそのフィン構造のキャパシタ下部電極を有するメモ
リセルの製造工程を示す図である。この図に示すよう
に、まず、第１ステップＳ１において層間絶縁膜を生成
し、第２ステップＳ２においてストッパ窒化膜を生成
し、第３ステップＳ３において酸化膜を生成し、第４ス
テップＳ４においてコンタクトホトリソを行い、第５ス
テップＳ５においてコンタクトエッチングを行い、第６
ステップＳ６において下部電極膜を生成し、第７ステッ
プＳ７において不純物打ち込みを行い、第８ステップＳ
８において熱処理を行い、第９ステップＳ９において下
部電極ホトリソを行い、第１０ステップＳ１０において
下部電極のエッチングを行い、第１１ステップＳ１１に
おいて犠牲酸化膜除去を行い、第１２ステップＳ１２に
おいて誘電体膜を生成し、第１３ステップＳ１３におい
て熱処理（酸化）を行い、第１４ステップＳ１４におい
て上部電極を生成し、第１５ステップＳ１５において不
純物拡散を行い、第１６ステップＳ１６において上部電
極のホトリソを行い、第１７ステップＳ１７において上
部電極のエッチングを行うようにしている。

【０００６】図３に示した通常のスタック型メモリセル
構造では、キャパシタ下部電極が水平方向に延びた部分
の裏面とコンタクトに沿って生成された電極の側壁部分
は、キャパシタとして利用されていないが、図４に示す
ように、フィン構造の下部電極を有するメモリセル構造
では、これらの部分もキャパシタとして利用できるよう
になっている。

【０００７】したがって、キャパシタ面積が拡大するこ
とになり、静電容量が増加するので、ソフトエラーを低
減した半導体記憶装置を得ることができる。上記したフ
ィン構造のキャパシタ下部電極を有するメモリセルで
は、図４に示すように、キャパシタ下部電極の上面側
（表面側）周辺部分の膜厚分、水平方向に延びた電極の
下面側（裏面側）及びコンタクトに沿って生成された電
極の側壁部分をキャパシタとして利用している。

【０００８】したがって、キャパシタの信頼性（リーク
電流特性、経時絶縁破壊特性等）を維持するには、これ
らの部分の上面側と下面側の表面状態及び結晶粒の大き
さを同等にしなければならない。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
フィン構造のキャパシタ下部電極を有するメモリセルの
製造方法では、不純物打込み後の熱処理（以下、下部電
極第１の熱処理という）を行うと、打ち込まれた不純物
はキャパシタ下部電極全体に拡散し、上面側はアモルフ
ァス状態から結晶性を回復し、グレインが成長するが、
図６に示すように、下面側の下層には犠牲酸化膜２０が
あるため、成長していないグレイン１５ａがあり、図７
に示すように、誘電体膜１６生成後の熱酸化などによっ
て、これらのグレインが成長すれば、裏面側の表面状態
が変化し、また、誘電体膜１６との界面に凹凸が発生
し、キャパシタの信頼性を劣化させるという問題点があ
った。

【００１０】本発明は、以上述べたキャパシタの信頼性
が劣化するという問題点を除去するため、キャパシタ下
部電極の下面側の表面状態や誘電膜との界面の劣化を防
ぐことができる信頼性の優れた半導体記憶装置の製造方
法を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体記憶装置の製造方法において、層
間絶縁膜上に多結晶シリコン膜を形成する工程と、前記
多結晶シリコン膜に不純物を導入する工程と、前記多結
晶シリコン膜を所定形状にパターニングし、フィン構造
のキャパシタ下部電極を形成する工程と、前記キャパシ
タ下部電極のフィンの下面側を露出する工程と、前記キ
ャパシタ下部電極の下面側のグレインが、上面側と同等
の大きさまで成長するように、熱酸化処理を行う工程
と、その後多結晶シリコン膜のフィン表面の酸化膜を除
去する工程と、前記キャパシタ下部電極上に誘電体膜を
形成する工程と、前記誘電体膜上にキャパシタ上部電極
を形成する工程とを順に施すようにしたものである。

【００１２】

【作用】本発明によれば、上記したように、キャパシタ
下部電極に不純物をドープし、加熱後、キャパシタ下部
電極の下側面に生じる犠牲酸化膜を除去後、熱処理を行
うようにする。したがって、キャパシタ下部電極の下側
面の表面状態及び誘電体膜との界面の劣化を防ぐことが
できる。

【００１３】

【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示す半導
体記憶装置の要部製造工程断面図、図２は本発明の実施
例を示す半導体記憶装置の概略製造工程図である。ま
ず、本発明の半導体記憶装置の概略製造工程について、
図２を参照しながら説明する。

【００１４】まず、第２１ステップＳ２１において層間
絶縁膜２３を生成し、第２２ステップＳ２２においてス
トッパ窒化膜２４を生成し、第２３ステップＳ２３にお
いて酸化膜２５を生成し、第２４ステップＳ２４におい
てコンタクトホトリソを行い、第２５ステップＳ２５に
おいてコンタクトエッチングを行い、第２６ステップＳ
２６において多結晶からなる下部電極膜を生成し、第２
７ステップＳ２７において不純物打ち込みを行い、第２
８ステップＳ２８において熱処理を行い、第２９ステッ
プＳ２９において下部電極ホトリソを行い、第３０ステ
ップＳ３０において下部電極２６のエッチングを行い
〔図１（ａ）参照〕、第３１ステップＳ３１において犠
牲酸化膜除去を行う〔図１（ｂ）参照〕。

【００１５】次に、下部電極２６の下側面が露出する
と、第３２ステップＳ３２において熱処理を行い、下部
電極２６の下側面の多結晶のグレインを十分に成長させ
〔図１（ｃ）参照〕、第３３ステップＳ３３において誘
電体膜２７を生成し、第３４ステップＳ３４において熱
処理（酸化）を行い、第３５ステップＳ３５において上
部電極２８を生成し、第３６ステップＳ３６において不
純物拡散を行い、第３７ステップＳ３７において上部電
極２８のホトリソを行い、第３８ステップＳ３８におい
て上部電極２８のエッチングを行い、上部電極２８を生
成した後に、第３９ステップＳ３９において保護膜２９
を形成する（図２にはなし）。

【００１６】次いで、本発明の実施例を示す半導体記憶
装置の要部製造工程を図１を用いて説明する。まず、図
１（ａ）に示すように、半導体基板２１のＭＯＳトラン
ジスタ２２のソース・ドレインには、層間絶縁膜２３、
ストッパ窒化膜２４、酸化膜２５、その上に多結晶シリ
コン膜を形成し、この多結晶シリコン膜に不純物（Ａｓ
⁺ ）をドープした後、該多結晶シリコン膜のフィンを形
成するキャパシタ下部電極２６が形成され、該キャパシ
タ下部電極２６はコンタクトホールを介して半導体基板
２１に接続されている。

【００１７】次いで、図１（ｂ）に示すように、キャパ
シタ下部電極２６の下側面の酸化膜（犠牲酸化膜）２５
〔図１（ａ）参照〕をフッ酸の水溶液による等方性エッ
チングにより全面除去して、キャパシタ下部電極２６の
多結晶シリコンの下側面を露出する。次に、図１（ｃ）
に示すように、８５０℃前後の窒素雰囲気中で２０〜３
０分間熱処理を行う（キャパシタ下部電極の第２熱処
理）。この結果、キャパシタ下部電極２６の下面側の成
長しきれていなかったグレインが、上面側と同等の大き
さまで成長する。なお、一般には、不活性ガス雰囲気で
８００℃乃至１０００℃の温度で熱処理を行うことがで
きる。

【００１８】次に、図１（ｄ）に示すように、誘電体膜
となる窒化膜を減圧ＣＶＤ法で５０〜１００Å生成す
る。更に、窒化膜のみでは電界ストレスなどに対する耐
圧が弱いため、窒化膜生成後、酸素雰囲気中で酸化を行
い、誘電体膜２７を形成する。次に、図１（ｅ）に示す
ように、その後、キャパシタ上部電極２８を形成し、そ
の上に保護膜２９を堆積する。

【００１９】次に、本発明の第２実施例について説明す
る。図８は本発明の他の実施例を示す半導体記憶装置の
製造工程断面図である。まず、図８（ａ）に示すよう
に、半導体基板３１のＭＯＳトランジスタ３２のソース
・ドレインには、層間絶縁膜３３、ストッパ窒化膜３
４、酸化膜のコンタクトホールを介して酸化膜に延びる
フィンを有するキャパシタ下部電極３６が接続されてい
る。次いで、キャパシタ下部電極３６の下側面の酸化膜
（犠牲酸化膜）をフッ酸の水溶液による等方性エッチン
グにより全面除去して、キャパシタ下部電極３６の多結
晶シリコンの裏面を露出する。

【００２０】次に、図８（ｂ）に示すように、酸素雰囲
気中で３０〜６０分間熱処理を行う（下部電極の第２熱
処理）。この結果、キャパシタ下部電極３６の下面側の
成長しきれていなかったグレインが、上面側と同等の大
きさまで成長する。次いで、キャパシタ下部電極３６の
多結晶シリコン上の酸化膜を除去した後、アンモニアガ
スあるいは笑気ガス雰囲気中８５０℃で、３０〜６０秒
短時間アニールして、キャパシタ下部電極３６の表面を
窒化する。この工程にはランプ加熱によるＲＴＡ（Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置が
適している。なお、一般的には、笑気ガス雰囲気中８０
０℃乃至１０００℃の温度で短時間アニールすることが
できる。

【００２１】次に、誘電体膜となる窒化膜３４を減圧Ｃ
ＶＤ法で４０〜５０Å生成する。この時、キャパシタ下
部電極３６の表面が窒化されているため、誘電体膜３７
の耐酸化性が向上する。更に、窒化膜３４のみでは、電
界ストレスなどに対する耐圧が弱いため、窒化膜３４生
成後、酸素雰囲気中で酸化を行い、図８（ｃ）に示すよ
うに、誘電体膜３７を生成する。

【００２２】その後、図８（ｄ）に示すように、キャパ
シタ上部電極３８を形成し、その上に保護膜３９を堆積
する。従来の半導体記憶装置の製造方法によるフィン構
造のキャパシタ下部電極を有するメモリセルと、本発明
の半導体記憶装置の製造方法によるキャパシタ下部電極
の下面の犠牲酸化膜除去後に熱処理を行なったフィン構
造メモリセルとに、定電界のストレスをかけた加速試験
のワイブル・プロット図を図９に示す。この図におい
て、横軸は時間（秒）、縦軸は累積不良率（％）であ
る。

【００２３】この図より明らかなように、本発明による
フィン構造のメモリセル、つまり、フィン構造のキャパ
シタ下部電極の下面側の酸化膜除去後に、第２の熱処理
を行うことより、キャパシタ下部電極を形成し、そのキ
ャパシタ下部電極に形成される誘電体膜の場合（実線
ｂ）は、従来のフィン構造のメモリセル（一点鎖線ａ）
より寿命が長くなっていることがわかる。

【００２４】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。

【００２５】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、キャパシタ下部電極の下面の犠牲酸化膜を除去
し、その後、更に熱処理を行うようにしたので、キャパ
シタ下部電極の生成後の熱処理の段階では下部電極の下
層に存在している酸化膜が除去されるため、第１の熱処
理で成長しきれなかったキャパシタ下部電極の下面側の
グレインが上面側と同等の状態になるまで成長する。

【００２６】これによって、キャパシタ下部電極の上面
側と下面側の多結晶シリコンの表面の状態や多結晶シリ
コンのグレインの粒径を同等にすることができる。した
がって、本発明のフィン構造のキャパシタ下部電極を有
する半導体記憶装置は、従来のフィン構造のキャパシタ
下部電極を有する半導体記憶装置に比して、誘電体膜の
寿命を延ばすことができる。

【図面の簡単な説明】

【図１】本発明の実施例を示す半導体記憶装置の要部製
造工程断面図である。

【図２】本発明の実施例を示す半導体記憶装置の概略製
造工程図である。

【図３】従来のスタック型メモリセルの断面図である。

【図４】従来のフィン構造のキャパシタ下部電極を有す
るメモリセルの断面図である。

【図５】従来のフィン構造のキャパシタ下部電極を有す
るメモリセルの概略製造工程図である。

【図６】従来のフィン構造のキャパシタ下部電極の形成
工程後を示す拡大部分断面図である。

【図７】従来のフィン構造のキャパシタ下部電極の拡大
部分断面図である。

【図８】本発明の他の実施例を示す半導体記憶装置の要
部製造工程断面図である。

【図９】本発明の効果を示す特性図である。

【符号の説明】

２１，３１ 半導体基板 ２２，３２ ＭＯＳトランジスタ ２３，３３ 層間絶縁膜 ２４，３４ ストッパ窒化膜 ２５ 酸化膜 ２６，３６ キャパシタ下部電極 ２６ａ， キャパシタ下部電極の下側面の酸化膜（犠
牲酸化膜） ２７，３７ 誘電体膜 ２８，３８ キャパシタ上部電極 ２９，３９ 保護膜

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】（ａ）層間絶縁膜上に多結晶シリコン膜を
   形成する工程と、 （ｂ）前記多結晶シリコン膜に不純物を導入する工程
   と、 （ｃ）前記多結晶シリコン膜を所定形状にパターニング
   し、フィン構造のキャパシタ下部電極を形成する工程
   と、 （ｄ）前記キャパシタ下部電極のフィンの下面側を露出
   する工程と、 （ｅ）前記キャパシタ下部電極の下面側のグレインが、
   上面側と同等の大きさまで成長するように、熱酸化処理
   を行う工程と、 （ｆ） その後多結晶シリコン膜のフィン表面の酸化膜を
   除去する工程と、（ｇ） 前記キャパシタ下部電極上に誘電体膜を形成する
   工程と、（ｈ） 前記誘電体膜上にキャパシタ上部電極を形成する
   工程とを有することを特徴とする半導体記憶装置の製造
   方法。