JP3126758B2 - 情報担体と読取・書込ユニットを具えた情報交換用システム - Google Patents

情報担体と読取・書込ユニットを具えた情報交換用システム

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電子的情報担体と、そ
の情報担体に読み取りと書き込みとをするための読取・
書込ユニットとを具えた情報交換用システムに関するも
のである。本発明はそのようなシステムに使用されるべ
き情報担体と読取・書込ユニットとにも同様に関連して
いる。
【０００２】
【従来の技術】この種類のシステムは、例えば、ホテル
におけるアクセス制御用に使用することができ、その情
報担体は部屋に対するキーとして働き且つ読取・書込ユ
ニットにより読み出されるはずの付加的情報（例えば正
当度）を含んだ別の可能性を有し、且つその読取・書込
ユニットは情報担体に情報を書き込むこともできる。こ
の種類の情報は、例えば、料金が支払われるべきホテル
設備の使用を参照させることができるので、この情報を
出発に際して精算されるべき総計を計算するために用い
ることができる。
【０００３】情報担体と読取・書込ユニットとの間の情
報交換は、金属対金属接点によって実現することができ
る。しかしながら、金属対金属接点の汚染又は酸化が生
じ得て、且つこれらの接点が欺瞞行為を起こし得るの
で、金属対金属接点は望ましくない。代わりに、金属対
金属接点なしに情報交換を行わしめることが可能であ
る。その場合には、この（ディジタル）データ伝送は一
般的にビット直列的に達成される。その時読取・書込ユ
ニットから情報担体までのこの情報の切断されない伝送
を監視することが望ましい。データの完全性のこの監視
が、この情報担体の書込サイクルに続いて、情報担体の
読取サイクルを実行することにより、且つビットエラー
が書込サイクルと読取サイクルとを反復することにより
起こる場合に行われることが想像できる。しかしなが
ら、このチェックの方法は時間がかかり、且つそれ故
に、非常に急ぐ場合に情報担体が読取・書込ユニットか
ら取り除かれた場合には、情報交換の望ましくない中断
を生じ得る。
【０００４】
【発明が解決しようとする課題】情報担体へのデータ伝
送の間に感知されるほどの遅延なしにデータの完全性が
監視され得る情報交換用システムを提供することが本発
明の目的である。
【０００５】
【課題を解決するための手段】この目的のために、本発
明による情報交換システムは、 ａ．前記読取・書込ユニット上の読取・書込位置におい
て情報担体の存在を検出するための検出手段と、 ｂ．読取・書込ユニット内に送信部分と、情報担体内に
受信部分とを具えた、前記読取・書込ユニットから情報
担体までデータを伝送するための第１伝送手段と、 ｃ．情報担体内に送信部分と、読取・書込ユニット内に
受信部分とを具えた、前記情報担体から読取・書込ユニ
ットまでデータを伝送するための第２伝送手段と、 を含んでいる読取・書込ユニットを具えている情報交換
用システムにおいて、情報担体がデータ入力端子とデー
タ出力端子とが同じ導体（入出力端子）により構成され
ているメモリを含み、且つ情報担体内の受信部分の出力
端子と、メモリの入出力端子及び情報担体内の送信部分
の入力端子とが、相互接続されていることを特徴とす
る。
【０００６】読取・書込ユニットから情報担体までのデ
ータ伝送用の伝送手段は逆伝送手段から分離して取り付
けられているので、例えばマイクロプロセッサのような
データ生産物を与える装置への返答を作り出すことが、
情報担体での書込サイクルの間に可能である。書込サイ
クルの間に一旦メモリの入出力端子上にビットが出現す
ると、送信部分の入力端子は同様にこの同じビットが与
えられるので、事実上直ちにこのビットが読取・書込ユ
ニットの受信部分内で再び検出される。この検出された
ビットが先に送られたビットから逸脱している場合に
は、書込サイクルは直ちに停止され且つ新たに開始され
得る。
【０００７】本発明によるシステムに対する一実施例
は、第２伝送手段の送信部分用の誘導コイルが短絡され
得る吸収回路の一部を形成することを特徴とする。その
吸収回路が短絡されない場合には、その吸収回路は読取
・書込ユニットの受信コイルへ接続された受信発振器の
周波数に調節されている。従って、この発振器はエネル
ギーを失い、それが読取・書込ユニット内で検出され
る。この吸収回路が短絡された場合には、エネルギーの
この損失は起こらず、それも検出される。かくしてこの
吸収回路を短絡することにより２進信号が伝送される。
【０００８】本発明によるシステムに対するもう一つの
実施例は、読取・書込ユニットがマイクロプロセッサと
複数のゲートとを有する中央ユニットにより形成され、
且つ各々読取・書込位置を有し各々前記ゲートのうちの
１個へ接続された別の周辺ユニットにより形成されたこ
とを特徴とする。このシステムがホテル又は遊園地用の
アクセスシステムとして用いられる場合には、部屋の外
側の周辺ユニットと部屋の内側のもう一つの周辺ユニッ
トとを置くことが今や可能である。外側ユニットはこの
時部屋へのアクセス用に用いられ得るのに対して、内側
ユニットは料金が支払われるべきミニバーや有料テレビ
ジョン又は電話のような設備の使用の費用を記録するた
めに用いられ得る。外側ユニットによって、ホテル職員
がホテル来客を煩わすことなしに、いかなる瞬間におい
ても、例えば部屋内のミニバーの状況をチェックし且つ
その発見に基づいて同じものを補給することが今や可能
である。
【０００９】本発明によるシステムに対するもう一つの
実施例は、一旦情報担体が読取・書込位置に置かれれ
ば、読取・書込ユニット内に記憶されたコード語を情報
担体内に記憶された類似のコード語と比較し、二つのコ
ード語が一致した場合に一致信号を発生し、且つ現存す
るコード語の代わりにその後情報担体と読取・書込ユニ
ット内に記憶される読み出されたコード語に基づく新し
いコード語を発生するための比較手段をこのシステムが
具えることを特徴とする。
【００１０】これらの手段が情報担体の不法な複写に対
する防護装置を与える。この情報担体がホテルの部屋に
対するキーとして用いられる場合には、キーの権利のあ
る持ち主がそれに気付くことなく、このキーが不法に複
写されることが予想できる。その部屋がアクセスされる
毎に一致するコード語が毎回変更されるので、権利のあ
る持ち主が一回だけその部屋をアクセスした後は、その
不法な複写は役に立たなくされる。権利のあるキーに先
立って不法なキーがその読取・書込ユニット内へすでに
挿入された場合には、その後権利のあるキー保持者がそ
の部屋へのアクセスから妨害されるので、権利のあるキ
ーの保持者が直ちにこれに気付くであろう。その場合に
は警報が直ちに与えられ得る。
【００１１】本発明によるシステムに対する別の実施例
は、情報担体内のメモリが独特の識別コードを有し、且
つ読取・書込ユニットが ａ．第１メモリ分野と、 ｂ．各識別コードに属している指示コードと同時に識別
コードを受信するために、前記第１メモリ分野へ結合さ
れた付加的なデータ入力端子と、 ｃ．情報担体から読み出された識別コードを記憶するた
めの第２メモリ分野、及び、 ｄ．第１メモリ分野と第２メモリ分野との中の識別コー
ドを比較し、二つのコードが一致した場合にその指示コ
ードを解読し、且つそれに応答して指示器を付勢するた
めの比較手段と、 を具えていることを特徴とする。
【００１２】このシステムを例えばホテル又は遊園地内
で用いる場合には、上記の手段が受信された郵便と伝言
との両方又はいずれか一方に対する指示機能を提供する
ことを援助できる。ホテルにおいては独特の認識コード
が例えば部屋番号により形成されている。その部屋番号
にいるホテルの来客に対して郵便がある場合には、付加
的なデータ入力端子を通して、いかなる種類の伝言（手
紙、ファクシミリ、電話、又はフロントに対する報告）
がホテルの来客を待っているかを指示する指示コードと
一緒に、部屋番号をホテル職員が供給できる。ホテルの
来客がそのホテルへ帰還した場合に、その来客は彼の情
報担体を読取・書込ユニット内へ挿入して、その後その
情報担体内の部屋番号がその読取・書込ユニットの第１
メモリ分野内の部屋番号と比較される。例えばこの来客
に対する伝言がある場合には、伝言の内容（例えば「フ
ァックス伝言が届いている」）を知らせる指示器（例え
ば小さい照明）が付勢される。それでホテルの来客は忙
しいフロントで待つ必要なく、かくして構成された読取
・書込ユニット上で彼に対して郵便が到着しているかい
ないかを認識する。
【００１３】本発明によるシステムに対する更にもう一
つの実施例は、前記読取・書込ユニットが音声信号の異
なる組を自動的に発生する手段と、情報担体内で検出さ
れた情報の種類に応答して音声信号の組のうちの一つを
付勢する手段とを具えたことを特徴とする。音声信号の
異なる組は各々幾つかの言語での原文により形成され得
る。情報担体にそのホテルの来客によりどの言語が用い
られるかが指示できる。ホテルの来客が一旦情報担体を
読取・書込ユニット内へ挿入したら、その言語に対する
コードが読取・書込ユニットにより検出された場合に、
彼の自国の言語でホテルの部屋内の設備を使用するため
の知識を得ることができる。
【００１４】
【実施例】以下、添付の図面を参照して本発明を説明し
よう。図１は情報担体4 と読取・書込ユニット2 との組
み合わせを示している。この組み合わせは読取・書込ユ
ニット2 から情報担体4 までデータを伝送するための第
１伝送手段9 と、情報担体4 から読取・書込ユニット2
までデータを伝送するための第２伝送手段13とを具えて
いる。その読取・書込ユニット2 内部で、その伝送手段
9 は出力端子が送信増幅器10の入力端子へ接続された送
信発振器8 を具えている。送信コイル12がその送信増幅
器10の出力端子へ接続されている。この送信増幅器10
は、マイクロプロセッサのデータ出力端子を通して、マ
イクロプロセッサ6 によりスイッチオン及びスイッチオ
フ制御され得る。その読取・書込ユニット2 内で、第２
伝送手段13は入力端子が受信コイル18へ接続されている
受信発振器16を具えている。この受信発振器16の出力端
子は、受信発振器16の振幅変動を検出するための検出器
14へ接続されている。検出器14の出力端子はマイクロプ
ロセッサ6 のデータ入力端子へ接続されている。このマ
イクロプロセッサは付加的データ入力端子7 をも有して
いる。
【００１５】マイクロプロセッサ6 は普通の種類の、例
えばフィリップス 80 C 51形のマイクロプロセッサであ
り、そのマイクロプロセッサは同程度の従来技術のプロ
グラムメモリ、例えば消去可能プログラム可能ROM シグ
ネティックス 27 C 256 形と従来技術のRAM メモリ、例
えば256kビット静的RAM 東芝 TC 55257APL-12形とを具
え得る。
【００１６】情報担体4 の内部に置かれた第１伝送手段
9 の部分は、受信コイル20とダイオード22、コンデンサ
24、ツェナーダイオード26及び抵抗28を具えている。受
信コイルの一方側が、カソードがコンデンサ24の一方側
とツェナーダイオード26のカソード及び抵抗28の一方側
とへ接続されたダイオード22のアノードへ接続されてい
る。抵抗28の他方側が情報担体の内部の伝送手段の受信
部分の出力端子を形成している。この出力端子は一方側
で小さい電池37により供給されるメモリ回路38の入出力
端子39へ、他方側で情報担体の内部の第２伝送手段13の
受信部分の入力端子へ接続されている。コイル20と、コ
ンデンサ24及びツェナーダイオード26のまだ説明してな
い側は共通基準電圧へ接続されている。第２伝送手段13
の送信部分は、送信コイル34とコンデンサ36とにより形
成された並列回路を具えている。この並列回路の一方側
は共通基準電圧へ接続されており、この並列回路の他方
側もトランジスタ32の主電流通路を通って共通基準電圧
へ接続されている。抵抗30の一方側がトランジスタ32の
ベースへ接続され、他方側が第２伝送手段13の送信部分
の入力端子を形成している。
【００１７】情報担体4 と読取・書込ユニット2 との間
の情報の交換は以下のように行われる。読取・書込ユニ
ット2 が情報担体の存在を検出しない限り、読取・書込
ユニット2 の送信コイル12はエネルギーを放射しない。
それ故に情報担体4 の電子回路はエネルギーを供給され
ず、この回路内の全ての点が無活動電位にある。トラン
ジスタ32のベースがトランジスタ32のエミッタと同じ電
位にあることをこれは意味する。それでこのトランジス
タは非導通状態にある。情報担体４が読取・書込ユニッ
ト2 の読取・書込位置へ置かれた場合には、受信コイル
18と送信コイル34との間に誘導結合が達成される。送信
コイル34とコンデンサ36との並列回路が受信発振器16の
周波数（例えば、7MHz）に対する吸収回路を形成してい
る。コイル18と34との誘導結合の結果として、エネルギ
ーが受信発振器16から傍受され、この発振器からの信号
の振幅を降下させる。この降下が検出器14により検出さ
れて、その検出器が、検出信号をマイクロプロセッサ6
のデータ入力端子へ印加する。この方法で読取・書込位
置における情報担体4 の存在が検出される。
【００１８】今やマイクロプロセッサ6 により制御され
るデータ伝送が達成され得る。この目的のために、マイ
クロプロセッサにより制御された（例えば3MHzの送信周
波数を有する）送信発振器8 が、送信増幅器10を通して
送信コイル12へ接続されている。これが電圧を受信コイ
ル20内に誘起されるようにするので、コンデンサ24がダ
イオード22を越えて充電される。コンデンサ24を横切る
電圧はツェナーダイオード26により安定化されている。
ツェナーダイオード26のカソードと抵抗28との間の接合
における電圧は今や論理値「高」を有する。抵抗28は、
メモリ38の入出力端子39が論理値「低」を有し得るのに
対して、抵抗28とツェナーダイオード26との間の接合を
論理値「高」とみなすことができるように取り付けられ
ている。入出力端子39は抵抗28と30との間の接合上の電
圧に影響しないと仮定する。これがトランジスタ32のベ
ース上の電圧を同様に上昇させて、トランジスタ32を導
通状態にし、従って送信コイル34とコンデンサ36との並
列回路を短絡する。その結果、この並列回路はもはや受
信発振器16の周波数に対して共振回路を形成しないの
で、発振器信号の振幅は増大される。この状態が検出器
14により検出されて、その検出器が相当する信号をマイ
クロプロセッサ6へ送る。この方法で、伝送された論理
値がメモリ38の入出力端子39に実際に到達したかどうか
を確認する監視選択権をマイクロプロセッサが有する。
【００１９】図２は、メモリ38の入出力端子39上の電圧
変動を図解する３個の時図表を示している。図ａ，ｂ及
びｃの各々がそれぞれビットがメモリ38内へ書き込まれ
得るか又はメモリ38から読み出され得るタイムスロット
内の電圧変動を示している。このタイムスロットは時間
間隔T1とT3との合計により形成されている。図ａはメモ
リ内に１ビット値を書き込むために必要な電圧変動を示
しており、図ｂはメモリ内に０ビット値を書き込むため
に必要な電圧変動を示していて、図ｃはこのメモリから
ビットを読み出すために必要な電圧変動を示している。
図４を参照して更に説明するように、これらの電圧変動
はメモリ回路38の特定の構造によって必要である。書き
込み得るメモリに対しては、書込状態にもたらすことが
最初であり、読み出し得るメモリに対しては読取状態状
態へもたらすことが最初である。これは図３を参照して
更に説明する命令語によって達成される。メモリはすで
に書込状態へもたらされていると仮定する。
【００２０】書込サイクルはメモリへの入力端子上の高
から低への変遷の存在により開始される。高から低への
変遷の後35μｓの瞬間において入出力端子39に存在する
論理値をメモリが書き込むように今やメモリが配設され
ている。35μｓの上述の値に幾らかのばらつきが起こり
得るので、所望の論理値は15μｓ後より遅れずに入出力
端子上に存在しなければならず、且つ60μｓが経過する
までそこに維持されねばならない。図ａにおいてT2は15
μｓに相当し、T3は60μｓに相当している。図ａから35
μｓの書込瞬間において入出力端子上の論理値は高であ
るから、図ａは１ビット値の書込を表現していることが
明らかである。図ｂからは、書込瞬間において論理値は
低であるから、図ｂは０ビット値の書込を表現している
ことが明らかである。
【００２１】メモリからビットを読み出すための位置に
あるためには、メモリは最初に読出状態へもたらされな
ければならない。これが真実であると仮定する。メモリ
からのビットの読出は入出力端子39の高から低への遷移
により導入される。メモリは読出状態にあるから、入出
力端子39は高から低への遷移後２μｓから高から低への
遷移後15μｓまでの間隔域決定（間隔T4）の間に関連す
るメモリ位置のビット値を示す。間隔T4の後に、このビ
ット値の存在が不確実になる。
【００２２】メモリ38は以下の方法で用いられる。メモ
リを既知の状態へもたらすために、最初に264 個の零が
メモリ内に書き込まれる。（かくして図ｂに示した電圧
変動がメモリ38の入出力端子39上で264 回反復され
る。）メモリ内に書き込まれるべきどの付加的な零でも
このメモリにより捨て去られる。このメモリは今やこの
メモリへ定義された命令語を印加することにより書込状
態又は読出状態へもたらされ得る。
【００２３】図３はこの命令語の構成を示している。各
命令語は８ビットを含んでおり、３個の最初のビットは
１と０及び０によりこの順序で形成されている。メモリ
を書込状態へもたらすためには、その後の５個のビット
は全て１のビットでなければならない。このメモリを読
出状態へもたらすためには、これらの５個のビットのう
ちの１個またはそれ以上が０のビットでなくてはならな
い。一旦メモリが読出状態へもたらされた場合には、25
6 個のタイムスロットを供給することにより、そのメモ
リから256 個のデータビットを読み出すことが可能であ
る。一旦そのメモリが書込状態へもたらされた場合に
は、各々が１又は０ビット値を表現することができる25
6 個のタイムスロットを供給することにより、メモリ内
へ256 個のデータビットを書き込むことが可能である。
【００２４】図４はメモリ回路38のもっと詳細な表現を
与えている。このメモリ回路は直列入力端子と直列出力
端子及び下降縁により活性化されるクロック入力端子を
有する256 ビットのシフトレジスタ42を具えている。シ
フトレジスタ42の直列入力端子へはORゲート44の出力端
子が接続されている。ORゲート44の一方の入力端子がAN
D ゲート46の出力端子へ接続されており、ORゲート44の
他方の入力端子はAND ゲート48の出力端子へ接続されて
いる。シフトレジスタ42の直列出力端子は、一方側では
AND ゲート46の２個の入力端子のいずれかへ接続され、
他方側ではインバータ76の入力端子へ接続されている。
シフトレジスタ42のクロック入力端子はORゲート50の出
力端子へ接続されている。ORゲート50の一方の入力端子
はAND ゲート52の出力端子へ接続され、ORゲート50の他
方の入力端子はAND ゲート54の出力端子へ接続されてい
る。
【００２５】このメモリ回路38は更に直列入力端子と並
列出力端子及び下降縁により活性化されるクロック入力
端子を有する８ビットのシフトレジスタ62を含んでい
る。符号解読論理回路64の並列入力端子がシフトレジス
タ62の並列出力端子へ接続されている。この符号解読論
理回路64は更にその上１ビットのリセット入力端子と１
ビットの初期化出力端子と１ビットの読出出力端子及び
１ビットの書込出力端子を有している。
【００２６】データ入力端子39と入力バッファ60とを通
って、信号がバッファ回路へ供給され得る。入力バッフ
ァ60は入力パルスを正しい形態にもたらすためにのみ単
に用いられている。入力バッファ60の出力端子はシフト
レジスタ62の直列入力端子とAND ゲート48の入力端子及
び単安定マルチバイブレータ68のクロック入力端子へ接
続されている。このクロック入力端子はそこへ供給され
る信号の下降縁により活性化される。このマルチバイブ
レータ68はそれのクロック入力端子上の下降縁に応答し
て、それの出力端子上に約35μｓの期間を有するパルス
を作り出す。このマルチバイブレータ68の出力端子は、
シフトレジスタ62のクロック入力端子とインバータ56の
入力端子とAND ゲート54の３個の入力端子のうちの最初
の入力端子と、カウンタ70のクロック入力端子及びAND
ゲート78の３個の入力端子のうちの第２の入力端子へ接
続されている。
【００２７】８ビットのカウンタ70は、フリップフロッ
プ72のセット入力端子と符号解読論理回路64のリセット
入力端子とへ接続された、オーバーフロー出力端子を有
している。フリップフロップ72の出力端子はカウンタ70
のリセット入力端子と、出力端子がAND ゲート54の３個
の入力端子のうちの第２の入力端子へ接続されているイ
ンバータ58の入力端子とへ接続されている。フリップフ
ロップ72のリセット入力端子はORゲート74の出力端子へ
接続されている。
【００２８】符号解読論理回路64の書込出力端子がAND
ゲート48の入力端子とAND ゲート54の第３入力端子及び
ORゲート74の３個の入力端子のうちの最初の入力端子へ
接続されている。符号解読論理回路64の読出出力端子は
AND ゲート46の入力端子と、AND ゲート52の入力端子及
びAND ゲート78の３個の入力端子のうちの最初の入力端
子とORゲート74の第２入力端子へ接続されている。符号
解読論理回路64の初期化出力端子はORゲート74の第３入
力端子へ接続されている。
【００２９】インバータ76の出力端子はAND ゲート78の
第３入力端子へ接続されている。このAND ゲートの出力
端子は、第１主電極が例えば100 Ωの抵抗84を通してデ
ータ入力端子39へ接続され、第２主電極が共通基準電圧
へ接続れれている電界効果トランジスタ80のゲートへ接
続されている。同様に例えば500 Ωの値を有する抵抗82
がデータ入力端子39へ接続されている。この抵抗の他方
側は共通基準電圧へ接続されている。
【００３０】このメモリ回路の動作を説明するために、
符号解読論理回路64の３個の出力端子の全部が最初には
論理「低」（論理「低」は０のビット値に相当する）で
あると仮定する。同時に、フリップフロップ72は非対称
型のフリップフロップであって、言い換えれば供給電圧
がスイッチオンされた場合に出力端子が高であるとす
る。従って、８ビットカウンタ70は最初にはリセット状
態に保たれている。
【００３１】完全なメモリサイクルは、その間にメモリ
が先行技術状態にもたらされる初期化部分と、図３を参
照して説明したような命令語、及び256 ビットの読取又
は書込系列から成っている。初期化部分はデータ入力端
子39へ０ビット値を書き込むための264 個のタイムスロ
ット（零書込タイムスロット）を供給することから成っ
ている。最初の下降縁によって（従って図２ｂにおける
時間間隔T1の終端において）単安定マルチバイブレータ
68が35μｓパルスを発生する。このパルスの下降縁によ
ってシフトレジスタ62のクロック入力端子が活性化され
るので、０ビット値がこのシフトレジスタ内に書き込ま
れる（カウンタ70はリセット入力端子が高であるからそ
の計数を変化しない）。８個の零がシフトレジスタ62に
かくして書き込まれた場合に、この状態が符号解読論理
回路64により検出され、それに応答して初期化出力端子
が高となる（この状態はリセット入力端子が再び高にさ
れるまで保持される）。初期化出力端子の高値がORゲー
ト74を通してフリップフロップ72のリセット入力端子へ
供給され、それに応答してこのフリップフロップの出力
端子が低となる。その結果、８ビットカウンタ70がリセ
ット状態の外へ駆動される。９番目の０ビットの下降縁
によりマルチバイブレータ68が再び35μｓの期間を有す
るパルスを作り出す。このパルスの終端における下降縁
がカウンタ70のクロック入力端子を活性化するので、こ
のカウンタが１だけ増大される。この過程が256 回行わ
れ、その後最後の０ビットにおいて、カウンタ70のオー
バーフロー出力端子が高になる。その結果、フリップフ
ロップ72のセット入力端子が高となり、符号解読論理回
路64のリセット入力端子も高となる。この結果はフリッ
プフロップ72の出力端子が高となることであるから、カ
ウンタ70のリセット入力端子が高となり、カウンタ70は
零の計数のままにされる。符号解読論理回路64のリセッ
ト入力端子が高になるので、初期化出力端子と読取出力
端子及び書込出力端子が全部低になる。この状態におい
て符号解読論理回路64はもはや別に与えられるいかなる
零にも反応しない。０ビットの提示によってカウンタ70
の計数はなんら変化しない。符号解読論理回路64の状態
は今や書込命令又は読取命令の提示によってのみ変えら
れ得る。
【００３２】ここで読出命令が、従ってその中で最初の
ビットが１値を有し且つそれ以外の全部のビットが０値
を有する８ビットのビット列が提示されたと仮定する。
この命令語は符号解読論理回路64により解読されるの
で、読取出力端子が高となり、リセット入力端子が再び
高となるまでこの状態のままである。この命令語の後の
最初のタイムスロット内の最初の下降縁の結果として、
単安定マルチバイブレータ68が35μｓの期間を有するパ
ルスを発生する。このパルスの下降縁がカウンタ70を１
だけ増大させる。このパルスの上昇縁がインバータ56に
より下降縁へ反転される。それ故に、AND ゲートの出力
端子も下降縁を提示し、それがORゲート50を通してシフ
トレジスタ42のクロック入力端子へ印加される。かくし
て、シフトレジスタ42内のデータは１位置だけシフトさ
れる。０ビット値、即ち論理値「低」がこのシフトレジ
スタの直列出力端子上に現れたと仮定する。この低値が
インバータ76により高値へ反転される。今AND ゲート78
の３個の入力端子は全部高であって、第１入力端子は符
号解読論理回路64の読取出力端子へ接続されており、第
２入力端子へはマルチバイブレータ68の35μｓパルスが
印加されており、且つ第３入力端子はインバータ76の出
力端子へ接続されている。それ故に、AND ゲート78の出
力端子は高となるので、電界効果トランジスタ80は導通
状態にされる。この結果はデータ入力端子39が低抵抗84
を通して共通基準電圧へ接続されることである。結果と
して、トランジスタ32（図１参照）のベースは低に保持
されるので、共振回路（34, 36）はもはや短絡されな
い。この状態が検出器14により検出され、その検出器が
かくして検出された０ビットをマイクロプロセッサ６へ
交付する。
【００３３】シフトレジスタ42の直列出力端子へクロッ
クされた０ビットはAND ゲート46へも印加される。それ
故に、このAND ゲートの出力端子が低となり、その低値
がORゲート44を通してシフトレジスタ42の直列入力端子
へ供給される。かくして、シフトレジスタ内のデータは
読取サイクルの結果として失われない。シフトレジスタ
42の直列出力端子へクロックされたビットが１値を有し
ていた場合には、AND ゲート78の入力端子はインバータ
76によって低に維持されるだろう。その時トランジスタ
80のゲートも低であろうから、このトランジスタは導通
状態にはならないだろう。これがデータ入力端子39が低
値に維持されないので、トランジスタ32のベースが高め
られ、且つこのトランジスタがかくして読取間隔の間導
通状態となる（その間にツェナーダイオード26と抵抗28
との間の接合上の電圧は高にされる、図１参照）。０ビ
ットについてもまたこの状態が検出器14により検出され
てマイクロプロセッサ６へ伝えられる。
【００３４】256 個のタイムスロットがこの方法で通過
した場合、カウンタ70のオーバーフロー出力端子が高と
なるので、符号解読論理回路64がリセットされる。符号
解読論理回路の読取出力端子が再び低にされ、この符号
解読論理回路は今や再び初期化サイクル又は命令語を待
つ。今、書込命令語が、即ちそれの８ビットの系列のう
ちの最初のビットが１で、次の２個のビットが０であ
り、その他の全部のビットが１である語がシフトレジス
タ62へ印加されたと仮定する。この書込命令語の後で符
号解読論理回路64の書込出力端子は高となる。（その他
の２個の出力端子は低のままである。）この高値がORゲ
ート74を通してフリップフロップ72のリセット入力端子
へ伝えられるので、そのフリップフロップの出力端子は
低となり、カウンタ70は計数状態へ動かされる。この低
出力値は同様にインバータ58により高にされて、AND ゲ
ート54の入力端子へ供給される。符号解読論理回路64の
高の書込信号はこの時AND ゲート48の入力端子とAND ゲ
ート54の入力端子とへ印加される。
【００３５】命令語の後の最初のタイムスロット内の最
初の下降縁の結果として、マルチバイブレータ68が35μ
ｓパルスを発生する。このパルスの下降縁によって、カ
ウンタ70が１だけ増加れれる。この35μｓパルスは２個
のその他の入力端子も高であるAND ゲート54の第３入力
端子へも印加される。それ故に、AND ゲート54の出力端
子が高となり、且つこの高値がORゲート50を通してシフ
トレジスタ42のクロック入力端子へ伝達される。このパ
ルスの下降縁が同様にこのクロック入力端子上の信号の
下降縁を形成するので、その瞬間にシフトレジスタがそ
の入力端子上に存在するビット値を書き込む。このビッ
ト値はAND ゲート48の出力の値により決定される。AND
ゲート48の出力端子のうちの１個は符号解読論理回路64
の書込出力端子へ接続されているので、それは高であ
る。AND ゲート48のその他の入力端子はデータ入力端子
39へ接続されている。書き込みの瞬間に１ビット値がデ
ータ入力端子39上に得られた場合には、AND ゲート48の
出力端子も１の値を提示し、且つこの値はORゲート44を
通してシフトレジスタ42の入力端子へ印加され、その瞬
間にデータ入力端子39上に０ビット値が存在する場合に
は、AND ゲート48の入力端子のうちの１個は低となるの
で、このゲートの出力端子も低となる。この低値がこの
時シフトレジスタ42へ印加される。
【００３６】256 個の書込タイムスロットがかくして通
過してしまった場合に、カウンタ70のオーバーフロー出
力端子が高になるので、符号解読論理回路64がリセット
される。書込出力端子が今や再び低となり、符号解読論
理回路は再び初期化サイクル又は命令語を待つ。図５に
示したフローチャートは情報担体がホテルのキーとして
用いられた場合に読取・書込ユニット内の手順の経過を
図解している。このフローチャート内のブロックは以下
の意味を有する。 ブロック番号 表題 意味 90 START アクセス手順の開始 92 IC DET 情報担体が書込・読取位置に存在するかどうかが 検出される 94 TRMT 264 WZTS 情報担体へ264 個の「書込０タイムスロット」が 伝送される 96 CW(R) 読出命令語が情報担体へ伝送される 98 READ 256 DATA 読出・書込ユニットが情報担体のシフトレジスタ から265 個のビットを読み出す 100 FL=0 フラグが論理値を伴うかどうかが検出される 102 AW(M)=AW(S) 読取・書込ユニット内にあるアクセスコード語が 情報担体の読み出されたアクセスコード語と一致 するかどうかが検出される 104 ALARM 読取・書込ユニットが警報信号を送り出す 106 AW' 読取・書込ユニットが現在のアクセスコード語に 基づいた新しいアクセスコード語を作り出す 108 STO AW'(M) 新しく形成されたアクセスコード語が読取・書込 STO AW'(S) ユニット内と情報担体用に企図されたビット系列 内との両方に記憶される 110 STO AW 情報担体から読み取られたアクセスコード語が読 取・書込ユニット内に記憶される 112 F=0 フラグが相補形論理値を得る 114 TRMT 256 WTS 情報担体用に企図されたビット系列が情報担体内 へ書き込まれる 116 ACCESS 読取・書込ユニットがアクセス信号をドアの錠へ 印加する 情報担体がホテルの部屋又は遊園地のバンガロー用のキ
ーとして用いられる場合には、この情報担体（即ちこの
キー）がドア又はバンガローの外側の読取・書込ユニッ
トへ挿入される。アクセスサイクルが開始（90）された
後にその読取・書込位置（92）にあるキーが存在するか
どうかが確認される。存在する場合にはこのキーの読み
取りがそのキーに対する264 個の書込０タイムスロット
の伝送により（94）初期化される。この方法でキー内の
メモリが既知の状態へもたらされた後に、読取命令語が
キーへ伝送（96）される。それから読出・書込ユニット
が256 個の読取タイムスロットをそのキーへ伝送して、
キーメモリ内のタイムスロットから関連するビットを読
み出す（98）。
【００３７】256 個のビット系列内には、アクセスコー
ド語を形成する幾つかのビットがある。最初にキーが部
屋の読取・書込ユニット内へ挿入されて、その読取・書
込ユニットが、例えばそこへ１だけ付加することによ
り、後の段階でそこから新しいコード語を計算するよう
に、このコード語を適用することになっている。キーが
前にまだ関連する読取・書込ユニット内へ挿入されてい
ないことを指示するために、ビットＦがあり、フラグが
１ビット値によりこの状態を表現している。かくしてプ
ロセッサはフラグが０値を持つかどうかを確認（100 ）
することになっている。そうでない場合には、このキー
は最初に読取・書込ユニット内へ挿入されていた。256
個のビット系列からアクセスコード語が読取・書込ユニ
ットのメモリにより引き継がれ（110 ）、その後フラグ
が０へ設定される（112 ）。それからかくして変更され
た（Ｆが１から０へ）ビット系列がキーメモリへ再度書
き込まれて部屋へのアクセスが与えられる。
【００３８】このフラグの試験に際して、フラグが０値
を有する場合には、このキーから読み取られたアクセス
コード語はその読取・書込ユニットのメモリ内に存在す
るアクセスコード語と比較される（102 ）。それらの語
が一致しない場合には、警報信号が与えられ得る（104
）。それらの語が一致する場合には、新しいアクセス
コード語が現在のアクセスコード語に基づいて計算され
る（106 ）。この目的のために、例えばそのコード語の
ビット組み合わせにより表現される数へ１を付加する単
純なアルゴリズムが用いられ得る。その代わりに、もっ
と複雑なアルゴリズムが可能である。新しく計算された
アクセスコード語は今やキーに対して企図されたビット
系列内と読取・書込ユニットのメモリ内との両方に記憶
（108 ）される。最後に、新しいアクセスコード語を含
んでいるビット系列はキーメモリ内へ書き込まれ（114
）、且つ部屋へのアクセスが与えられる（116 ）。
【００３９】キーが不法に複写された場合には、その部
屋を開くために元のキーが１回又は２回使用された何回
か後にはその不法な複製は部屋へのアクセスを与えられ
得ない。その場合にはその読取・書込ユニット内のアク
セスコード語は不法な複製内のアクセスコード語と異な
っている。図６に表示したフローチャートは郵便・伝言
指示器として用いられた読取・書込ユニット内の手順の
経過を図解している。このフローチャート内のブロック
は以下の意味を有する。 ブロック番号 表題 意味 120 START 郵便指示手順の開始 122 MAIL PRST 郵便指示伝言が付加的データ入力端子に存在する かどうかを読取・書込ユニットが検出する 124 IND. CODE TO 指示コードが部屋番号に相当するアドレスにおい MEM 1 て第１メモリ分野内へ記憶される 126 IC DET 情報担体が読取・書込位置にあるかどうかが検知 される 128 TRMT 264 WZST 読取・書込ユニットが264 個の「書込０タイムス ロット」を情報担体へ伝送する 130 CW(R) 読取命令が情報担体へ送信される 132 READ 256 DATA 読取・書込ユニットが情報担体のシフトレジスタ から256 ビットの系列を読み出す 134 ADDRESS 読取・書込ユニットが256 ビットの系列から部屋 番号に相当するアドレスを選択する 136 READ IND. 読取・書込ユニットが選択されたアドレスでのメ CODE モリ位置の内容を読み取る 138 DECODE; ACT. 読取・書込ユニットが読み出された指示コードを 解読し、その結果に応答して指示器を活性化する 140 ERASE 指示コードが含まれたメモリ位置から消去される 読取・書込ユニットが付加的データ入力端子を有する場
合には、このユニットは、例えばホテル又は遊園地にお
ける郵便・伝言指示器として用いることができる。この
付加的データ入力端子を通してなんらかの郵便又は伝言
が存在するかどうかを各部屋に対する読取・書込ユニッ
トのメモリ内へ記憶することができる。更にこの情報担
体内のメモリは独特の識別コード、例えば部屋番号を有
する。その特定の部屋に対してなんらかの郵便がある場
合には、これがその識別コードと一致するメモリアドレ
スにおいて読取・書込ユニットの第１メモリ分野へ通告
される（122 又は124 ）。ホテルの来客がそのホテルへ
帰着した場合に、その来客は読取・書込位置へ彼の情報
担体を置き、そこでその情報担体が読取・書込ユニット
により読み出される（126 ）。
【００４０】キーの読取はそのキーへ264 個の書込０タ
イムスロットを送信することにより初期化される（128
）。一旦この方法でキー内のメモリが既知の状態へ動
かされると、読取に対する命令語がそのキーへ送信され
る（130 ）。その時読取・書込ユニットがそのキーへ25
6 個の読取タイムスロットを送信して、各タイムスロッ
トからキーメモリからの関連ビットを読み出す（132
）。256 ビットのビット系列が情報担体から読み出さ
れた後に、この読取・書込ユニットは識別コードを選択
する（134 ）。この識別コードが第１メモリ分野内の位
置のアドレスを形成して、そのアドレスから指示コード
が読み出されることになっている。このコードが解読さ
れる。その結果は全く伝言がないこともあり得る。その
場合には照明が付勢されてこの状態を表現する。例え
ば、ファクシミリ通信文が到達している場合には、別の
照明が付勢されてこの状態を表現する。かくして、この
ホテルの来客がこの通信文について知らされた後に、そ
の指示コードが消去され、この過程は出発点へ戻る。
【図面の簡単な説明】
【図１】情報担体と読取・書込ユニットとの回路図を示
している。
【図２】情報担体のメモリ内に読み取り及び書き込みを
するために用いられるビットの異なる種類の幾つかの時
間図表を示している。
【図３】情報担体内でのデータビットの読取又は書込に
先立つ命令語の構造を示している。
【図４】情報担体内のメモリ回路の回路図を示してい
る。
【図５】情報担体がホテルキーとして用いられる場合の
読取・書込ユニット内の手順の経過を表現しているフロ
ーチャートを示している。
【図６】郵便又は伝言指示器として用いられた場合の読
取・書込ユニット内の手順の経過のフローチャートを示
している。
【符号の説明】
2 読取・書込ユニット 4 情報担体 6 マイクロプロセッサ 7 付加的データ入力端子 8 送信発振器 9 第１伝送手段 10 送信増幅器 12 送信コイル 13 第２伝送手段 14 検出器 16 受信発振器 18，20 受信コイル 22 ダイオード 24 コンデンサ 26 ツェナーダイオード 28，30 抵抗 32 トランジスタ 34 送信コイル 36 コンデンサ 37 小さい電池 38 メモリ回路 39 入出力端子 42 256 ビットシフトレジスタ 44，50，74 ORゲート 46，48，52，54，78 ANDゲート 56，58，76 インバータ 60 入力バッファ 62 ８ビットシフトレジスタ 64 符号解読論理回路 68 単安定マルチバイブレータ 70 カウンタ 72 フリップフロップ 80 電界効果トランジスタ 82，84 抵抗
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (56)参考文献 特開 昭63−20589（ＪＰ，Ａ) 特開 平２−19989（ＪＰ，Ａ) 特開 昭61−241887（ＪＰ，Ａ) 特開 昭63−112198（ＪＰ，Ａ) 特開 昭51−150917（ＪＰ，Ａ) 特開 平２−25996（ＪＰ，Ａ) 特開 平１−222392（ＪＰ，Ａ) 実開 昭58−122155（ＪＰ，Ｕ) 特表 平３−501193（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06K 19/00 - 19/07 G06K 17/00

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 電子的情報担体と、この情報担体に読み
    込み及び書き込みするための読取・書込ユニットとを具
    えた情報交換用システムであって、該読取・書込ユニッ
    トは、 ａ．前記読取・書込ユニット上の読取・書込位置におい
    て情報担体の存在を検出するための検出手段と、 ｂ．読取・書込ユニット内に送信部分と、情報担体内に
    受信部分とを具えた、前記読取・書込ユニットから情報
    担体までデータを伝送するための第１伝送手段と、 ｃ．情報担体内に送信部分と、読取・書込ユニット内に
    受信部分とを具えた、前記情報担体から読取・書込ユニ
    ットまでデータを伝送するための第２伝送手段と、 を含んでいる情報交換用システムにおいて、 情報担体がデータ入力端子とデータ出力端子とが同じ導
    体入出力端子により構成されているメモリを含み、 且つ情報担体内の受信部分の出力端子と、メモリの入出
    力端子及び情報担体内の送信部分の入力端子とが、相互
    接続されていることを特徴とする情報交換用システム。
  2. 【請求項２】 第１伝送手段内の送信部分と受信部分と
    が各々誘導コイルを具え、情報担体が挿入状態の場合に
    それら２個の誘導コイルが誘導的に相互結合されること
    を特徴とする請求項１記載の情報交換用システム。
  3. 【請求項３】 第２伝送手段内の送信部分と受信部分と
    が各々誘導コイルを具え、情報担体が挿入状態の場合に
    それら２個の誘導コイルが誘導的に相互結合されること
    を特徴とする請求項１記載の情報交換用システム。
  4. 【請求項４】 第２伝送手段の送信部分用の誘導コイル
    が短絡され得る吸収回路の一部を形成することを特徴と
    する請求項３記載の情報交換用システム。
  5. 【請求項５】 第２伝送手段が吸収回路を具えたことを
    特徴とする請求項４記載の情報交換用システム。
  6. 【請求項６】 読取・書込ユニットがマイクロプロセッ
    サと複数のゲートとを有する中央ユニットにより形成さ
    れ、且つ各々読取・書込位置を有し各々前記ゲートの１
    個へ接続された別の周辺ユニットにより形成されたこと
    を特徴とする請求項１記載の情報交換用システム。
  7. 【請求項７】 一旦情報担体が読取・書込位置に置かれ
    れば、読取・書込ユニット内に記憶されたコード語を情
    報担体内に記憶された類似のコード語と比較し、二つの
    コード語が一致した場合に一致信号を発生し、且つ現存
    するコード語の代わりにその後情報担体と読取・書込ユ
    ニット内に記憶される読み出されたコード語に基づく新
    しいコード語を発生するための比較手段を具えることを
    特徴とする請求項１記載の情報交換用システム。
  8. 【請求項８】 前記情報担体内のメモリが独特の識別コ
    ードを有し、 且つ読取・書込ユニットが ａ．第１メモリ分野と、 ｂ．各識別コードに属している指示コードと同時に識別
    コードを受信するために、前記第１メモリ分野へ結合さ
    れた付加的なデータ入力端子と、 ｃ．情報担体から読み出された識別コードを記憶するた
    めの第２メモリ分野、及び、 ｄ．第１メモリ分野と第２メモリ分野との中の識別コー
    ドを比較し、二つのコードが一致した場合にその指示コ
    ードを解読し、且つそれに応答して指示器を付勢するた
    めの比較手段と、 を具えていることを特徴とする請求項１記載の情報交換
    用システム。
  9. 【請求項９】 前記読取・書込ユニットが音声信号の異
    なる組を自動的に発生する手段と、情報担体内で検出さ
    れた情報の種類に応答して音声信号の組のうちの一つを
    付勢する手段とを具えたことを特徴とする請求項１記載
    の情報交換用システム。
  10. 【請求項１０】 請求項１〜９のいずれか１項に記載し
    た情報交換用システムに使用される情報担体。
  11. 【請求項１１】 請求項１〜９のいずれか１項に記載し
    た情報交換用システムに使用される読取・書込ユニッ
    ト。
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