JP3125983B2 - 絶縁ゲート型電界効果半導体装置の作製方法 - Google Patents

絶縁ゲート型電界効果半導体装置の作製方法

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JP3125983B2 JP08333064A JP33306496A JP3125983B2 JP 3125983 B2 JP3125983 B2 JP 3125983B2 JP 08333064 A JP08333064 A JP 08333064A JP 33306496 A JP33306496 A JP 33306496A JP 3125983 B2 JP3125983 B2 JP 3125983B2
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Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、半導体集積回路、
液晶表示パネル用絶縁ゲート型電界効果半導体装置の作
製方法に関するものである。 【0002】 【従来の技術】特開昭58−2073号公報に記載され
た電界効果型トランジスタは、ソース領域およびドレイ
ン領域を選択的にアニールすることにより多結晶領域と
し、チャネル形成領域を非晶質領域としている。すなわ
ち、同公報に示されている電界効果型トランジスタは、
非晶質領域の一部を選択的にアニール処理を行なうこと
によって多結晶領域としている。 【0003】 【発明が解決しようとする課題】上記のように、従来の
絶縁ゲート型電界効果半導体装置の作製方法は、不純物
を選択的に添加することによってソース領域およびドレ
イン領域が形成されていた。また、上記ソース領域およ
びドレイン領域は、結晶化を助長するために、選択的に
光を照射してアニール処理を行なっていた。すなわち、
前記従来例においては、基板上に形成された絶縁ゲート
型電界効果半導体装置の一つ一つに対し選択的に不純物
を添加したり、あるいは結晶化を助長していた。 【0004】また、従来の絶縁ゲート型電界効果半導体
装置は、ソース領域およびドレイン領域を選択的にアニ
ールしているため、非単結晶半導体層に結晶化されてい
ない部分が必ず残る。上記のように絶縁ゲート型電界効
果半導体装置に結晶化されていない領域が残っている場
合、絶縁ゲート型電界効果半導体装置として動作する際
に、この非晶質部分にも電流が一部流れる。非晶質部分
は、結晶化された部分と比較して高い抵抗を示すため、
電流が流れ難く、一旦流入すると蓄えられて流れ出るの
が遅い。すなわち、従来例における絶縁ゲート型電界効
果半導体装置は、電流の流れるライフタイムが長く、ヒ
ステリシス特性がでる。 【0005】以上のような問題を解決するために、本発
明は、多数の絶縁ゲート型電界効果半導体装置における
ソース領域およびドレイン領域の結晶化を助長せしめる
際に、絶縁基板全域を光アニールできると共に、スイッ
チング特性が良く、高い周波数に使用できる液晶表示パ
ネル用絶縁ゲート型電界効果半導体装置の作製方法を提
供することを目的とする。 【0006】 【課題を解決するための手段】前記目的を達成するため
に、本発明は酸化珪素を主成分とする絶縁表面を有する
基板(1) 上に液晶表示パネル用絶縁ゲート型電界効果半
導体装置を作製する方法であって、酸素、炭素および窒
素の濃度がそれぞれ5×10 18 cm -3 以下で、アモルフ
ァスシリコン、多結晶シリコン、あるいは微結晶シリコ
ンからなる非単結晶薄膜半導体層(2) を形成する工程
と、非単結晶薄膜半導体層に密接し、窒化珪素を含むゲ
ート絶縁膜(3) を形成する工程と、前記ゲート絶縁膜
(3) に密接するチャネル形成領域と整合する位置に選択
的にゲート電極(4) を形成する工程と、前記非単結晶薄
膜半導体層(2) の前記チャネル形成領域を除く領域に不
純物を添加する工程と、線状の紫外光を前記基板(1)
の一端から他端に向けて走査することによって照射し、
前記基板(1) の温度を400℃以下にして、前記非単結
晶薄膜半導体層(2) の前記チャネル形成領域を除く領域
に光アニールを行うことにより、前記チャネル形成領域
を除く前記非単結晶薄膜半導体層の結晶化を助長する
程とを少なくとも含むことを特徴とする。 【0007】本発明は、不純物の添加のないまたはきわ
めて少ない、たとえば、アモルファスシリコン、多結晶
シリコン、あるいは微結晶シリコンからなる非単結晶
半導体(以下、水素またはハロゲン元素が添加された
非単結晶薄膜半導体を単に半導体または非単結晶薄膜
導体と略記する)上にゲート絶縁物およびその上にゲー
ト電極を選択的に設けた。さらに、このゲート電極をマ
スクとしてイオン注入法等によりソース領域およびドレ
イン領域用の不純物、たとえば、Nチャネル型ではリン
または砒素、Pチャネル型ではホウ素を非単結晶薄膜
導体内部に添加した。この後、この不活性の不純物が添
加された領域に対し、400゜C以下の温度で強光照射
をし、強光アニール(以下、単に光アニールという)を
行い、水素またはハロゲン元素が添加残存し、かつ結晶
化度がチャネル形成領域よりも助長された半導体、特
に、著しくは多結晶または単結晶構造の半導体に変成せ
しめたことを特徴とするものである。すなわち、本発明
は、従来より公知の水素またはハロゲン元素が添加され
ていない単結晶半導体に対し、イオン注入後、レーザア
ニールを行うのではなく、水素またはハロゲン元素が1
原子%以上、一般には5原子%ないし20原子%の濃度
に添加されている非単結晶薄膜半導体に対し、イオン注
入をし、それに光アニールを行い、かつ、好ましくはこ
の光を基板表面を一端より他端に走査することにより結
晶成長をプロセス上含ませ、結晶化度を助長とし不純物
領域としたものである。 【0008】 【発明の実施の形態】酸化珪素を主成分とする絶縁表面
を有する基板上に複数個のトランジスタを形成する際
に、密接してゲート絶縁膜が形成された酸素、炭素およ
び窒素の濃度がそれぞれ5×10 18 cm -3 以下で、アモ
ルファスシリコン、多結晶シリコン、あるいは微結晶シ
リコンからなる非単結晶薄膜半導体層に対して、P型ま
たはN型用の不純物を添加する。その後、アモルファス
シリコン、多結晶シリコン、あるいは微結晶シリコンか
らなる非単結晶薄膜半導体層は、線状に集光された
外光が基板全体に対して照射されると共に、基板全体を
400°C以下の温度になるように、一端から他端に向
けて走査され、前記不純物の添加された領域が結晶化さ
れる。すなわち、上記線状に集光された紫外光は、基
板上に照射されることにより、不純物の添加されたソー
ス領域およびドレイン領域の結晶化度をチャネル形成領
域より高くすることができる。そして、ソース領域およ
びドレイン領域の結晶化度は、チャネル形成領域より高
くしたため、シート抵抗が明らかに低くなり、一枚の基
板上に大面積大規模集積化を行うことが可能になった。
また、ソース領域およびドレイン領域は、チャネル形成
領域より高くしたため、従来、1KHzの周波数に追従
できる程度のスイッチング特性であったのに対して、本
発明の液晶表示パネル用絶縁ゲート型電界効果半導体装
置は、1MHzの周波数においても良好なスイッチング
特性を得た。 【0009】本出願人は、アニール処理の温度を上記の
ようにすると、アモルファスシリコン、多結晶シリコ
ン、あるいは微結晶シリコンからなる非単結晶薄膜半導
体層に形成されているため、水素またはハロゲン元素の
アニール処理中および経年変化によっても脱気し難くな
ることを発見した。また、本発明における液晶表示パネ
ル用絶縁ゲート型電界効果半導体装置は、アモルファス
シリコン、多結晶シリコン、あるいは微結晶シリコンか
らなる非単結晶薄膜半導体層におけるチャネル形成領域
以外の全ての領域がソース領域およびドレイン領域とな
っているため、非晶質部分に抵抗の高い領域が残されて
いない。また、本発明は、非単結晶薄膜半導体層におけ
るチャネル形成領域を除く全ての前記非単結晶薄膜半導
体層が光照射によって結晶化を助長したソース領域およ
びドレイン領域から形成されているため、高い周波数に
おけるスイッチング特性を良好にした。本発明の液晶表
示パネル用絶縁ゲート型電界効果半導体装置は、ゲート
電極が基板上のチャネル形成領域を構成するアモルファ
スシリコン、多結晶シリコン、あるいは微結晶シリコン
からなる非単結晶薄膜半導体層の上方に設けられてい
る。 【0010】アモルファスシリコン、多結晶シリコン、
または微結晶シリコンからなる非単結晶薄膜半導体層の
光学的エネルギーギャップ(珪素半導体の場合)は、
1.7eVないし1.8eVであるのに対して、ソース
領域およびドレイン領域の光学的エネルギーギャップが
1.6eVないし1.8eVと殆ど同じ光学的エネルギ
ーギャップを有している。また、ソース領域およびドレ
イン領域は、非単結晶薄膜半導体層のエネルギーギャッ
プと同じであると共に、活性な不純物領域を得ることが
できた。ソース領域およびドレイン領域は、チャネル形
成領域と同じまたは略同じエネルギーギャップであるた
め、液晶表示パネル用絶縁ゲート型電界効果半導体装置
の「ON」、「OFF」に対し、オン電流が立上り時に
流れなかったり、また他方、電流が立ち下がり時にダラ
ダラ流れない。したがって、本発明の液晶表示パネル用
絶縁ゲート型電界効果半導体装置は、ヒステリシス特性
がなく、オフ電流が少なく、かつ「ON」、「OFF」
を高速応答で行なうことができた。また、ソース領域お
よびドレイン領域の結晶化度は、チャネル形成領域より
高くしたため、シート抵抗が明らかに低くなり、一枚の
基板上に大面積大規模集積化を行うことが可能になっ
た。また、ゲート絶縁膜は、酸素、炭素および窒素の濃
度がそれぞれ5×10 18 cm -3 以下で、アモルファスシ
リコン、多結晶シリコン、または微結晶シリコンからな
る非単結晶薄膜半導体層に接して、窒化珪素膜が形成さ
れているため、前記非単結晶薄膜半導体中の水素が脱
気し難いと共に、水分が前記非単結晶薄膜半導体中に
侵入し難い。 【0011】 【実 施 例】図1(A)ないし(C)は本発明の一実
施例である絶縁ゲート型電界効果半導体装置の縦断面図
を示す。図1において、基板(1) は、たとえば石英ガラ
スからなり、図1(A) に示すごとく、その厚さを1.1 m
mとし、大きさを10cm×10cmとした。この基板(1)
の上面には、ジシラン(Si2H6)の水銀励起法を用いない
光プラズマCVD(2537Åの波長を含む低圧水銀灯、基板温
度210 °C) により、水素が1原子%以上の濃度に添加
されたアモルファス構造を含む非単結晶半導体(2) が、
たとえば0.2 μmの厚さに形成された。さらに、この非
単結晶半導体(2) の上面には、光CVD 法により、たとえ
ば窒化珪素膜からなるゲート絶縁膜(3) が同一反応炉で
半導体表面を大気に触れることなく積層された。すなわ
ち、ゲート絶縁膜(3) は、ジシラン(Si2H6 )とアンモ
ニア(NH3 )、またはヒドラジン(N2 4 )との反
応( 2537Åの波長を含む低圧水銀灯、基板温度250 ℃)
により、Si3N4 を水銀増感法を用いることなしに1000Å
の厚さに作製された。 【0012】この後、絶縁ゲート型電界効果半導体装置
を形成する領域(5) を除いた部分は、プラズマエッチン
グ法により除去された。ゲート絶縁膜(3) は、この基板
(1)全面にわたって形成することもできる。プラズマエ
ッチング反応は、CF4 +O2(5%) の反応性気体を導入す
ると共に、図示されていない平行平板電極に周波数13.5
6MHzを印加して、室温で行なわれた。ゲート絶縁膜(3)
上には、N + の導電型の微結晶または多結晶半導体が0.
3 μmの厚さに積層された。このN + の半導体は、レジ
スト膜(6) を用いてフォトエッチング法で非所望な部分
を除去した後、ゲート電極(4) が形成された。 【0013】その後、このレジスト膜(6) とN+半導体の
ゲート電極(4) とからなるゲート部をマスクとして、ソ
−ス、ドレインとなる領域には、イオン注入法により、
1×1020cm-3の濃度に図1(B) に示すごとく一導電型
の不純物、たとえばリンが添加され、一対の不純物領域
(7) 、(8) となった。さらに、基板(1) は、その全体に
対し、ゲート電極(4) のレジスト膜(6) が除去された
後、強紫外光(10)の光アニ−ル処理が行なわれた。すな
わち、超高圧水銀灯(出力5KW 、波長250 nmないし60
0 nm、光径15mm、長さ180 mm) に対し裏面側は、
放物面の反射鏡を用い前方に石英のシリンドリカルレン
ズ(焦点距離150 cm、集光部幅2 mm、長さ180 m
m) により、線状に照射部を構成した。基板(1) は、こ
の線状の照射部に対し直交する方向に走査される。そし
て、基板(1) の照射面は、5 cm/ 分ないし50cm/ 分
の速度で走査( スキャン) され、基板10cm×10cmの
全面に強紫外光(10)が照射されるようにした。 【0014】かくすると、ゲート電極(4) は、ゲート電
極(4) 側にリンが多量に添加されているため、十分光を
吸収し多結晶化した。また、不純物領域(7) 、(8) は、
一度溶融し再結晶化することにより走査する方向、すな
わち、X方向に溶融、再結晶をシフト(移動)させた。
その結果、単に全面を均一に加熱または光照射するのみ
に比べ、成長機構が加わるため結晶粒径を大きくするこ
とができた。絶縁ゲート型電界効果半導体装置を作製す
るために、絶縁基板上には、選択的に形成された非単結
晶半導体層が形成されている。そして、各非単結晶半導
体層における前記ゲート部で覆われたチャネル形成領域
を除いた他部の非単結晶半導体層は、線状の強光照射に
よって、ソース領域およびドレイン領域の全ての結晶化
を助長せしめることができる。この強光アニ−ルにより
多結晶化した領域は、不純物領域(7) 、(8) の下側の全
領域にまで及ぶ必要がない。 【0015】図1において、破線(11)、(11') で示した
ごとく、その上層部のみが少なくとも結晶化し、不純物
領域(7) 、(8) を活性にすることが重要である。さら
に、そのソース領域およびドレイン領域の端部(15)、(1
5') は、ゲート電極の端部(16)、(16') に対し、チャネ
ル領域側に入り込むように設けられている。そして、N
型不純物領域 (7)、(8)、I型非単結晶半導体領域(2)
、接合界面(17)、(17') からなるチャネル形成領域
は、I型半導体領域における非単結晶半導体、および不
純物領域から入り込んだ結晶化半導体から構成されるハ
イブリッド構造となっている。このI型半導体領域内の
結晶化半導体の程度は、光アニ−ルの走査スピ−ド、強
度(照度)によって決められる。 【0016】図1(B)の工程の後、ポリイミド樹脂
は、全面に2μmの厚さにコ−トされる。そして、ポリ
イミド樹脂には、電極穴(13)、(13') が形成された後、
アルミニュ−ムのオ−ムコンタクトおよびそのリ−ド(1
4)、(14') が形成される。この2層目のリード(14)、(1
4') は、形成する際に、ゲート電極(4) と連結してもよ
い。この光アニ−ルの結果は、シ−ト抵抗が光照射前の
4×10-3( オームcm) -1から1×10+2( オームcm)
-1になり、光アニール前と比べ電気伝導度特性が向上し
た。 【0017】図2は本発明の実施例によるドレイン電流
─ゲート電圧の特性を示す図である。チャネル形成領域
の長さが3μm、および10μmの場合、チャネル幅が1
mmの条件下において、それぞれ図2における符号(2
1)、(22)によって示されるごとく、Vth=+2V 、V DD
10V にて1×10-5A 、2×10-5A の電流を得た。なお、
オフ電流は、(VGG=0V) 10-10 ないし10-11 (A) であ
り、単結晶半導体の10-6(A) に比べ10-4分の1も小さか
った。 【0018】本実施例は、線状に集光された光を基板全
面にわたって走査するように照射したため、大面積大規
模集積化を行なうことが可能になった。そのため、大面
積例えば30cm×30cmのパネル内に500個×500
個の絶縁ゲート型電界効果半導体装置の作製すらも可能
とすることができ、液晶表示素子の制御用絶縁ゲート型
電界効果半導体装置として応用することができた。光ア
ニ−ルプロセスによる400 ℃以下の低温処理であるた
め、多結晶化または単結晶化した半導体は、その内部に
水素またはハロゲン元素を含んで形成される。また、光
アニ−ルは、基板全面に対して同時に行なうのではな
く、一端より他端に走査させた。 【0019】このため、筒状の超高圧水銀灯から照射さ
れた光は、放物ミラ−および石英レンズにより線状に集
光された。そして、この線状に集光された光は、これと
直交した方向に基板を走査することにより非単結晶半導
体表面を光アニ−ルすることができた。この光アニ−ル
は、紫外線で行なうため、非単結晶半導体の表面より内
部方向への結晶化を助長させた。このため、十分に多結
晶化または単結晶化された表面近傍の不純物領域は、チ
ャネル形成領域におけるゲート絶縁膜のごく近傍に流れ
る電流制御を支障なく行なうことが可能となった。光照
射アニ−ル工程に際し、チャネル形成領域に添加された
水素またはハロゲン元素は、まったく影響を受けず、非
単結晶半導体の状態を保持できるため、オフ電流を単結
晶半導体の1/103 ないし1/105 にすることができる。 【0020】ソ−ス領域およびドレイン領域は、ゲート
電極を作った後、光アニ−ルで作製するため、ゲート絶
縁物界面に汚物が付着せずに、特性を安定させる。さら
に、従来より公知の方法に比べ、基板材料として石英ガ
ラスのみならず任意の基板であるソ−ダガラス、耐熱性
有機フィルムをも用いることができる。異種材料界面で
あるチャネル形成領域を構成する非単結晶半導体─ゲー
ト絶縁物─ゲート電極の形成は、同一反応炉内でのプロ
セスにより、大気に触れさせることなく作り得るため、
界面凖位の発生が少ないという特長を有する。 【0021】なお、本実施例において、チャネル形成領
域の非単結晶半導体の酸素、炭素および窒素のいずれも
が5×1018cm-3以下の不純物濃度であることが重要で
ある。すなわち、これらが従来公知の絶縁ゲート型電界
効果半導体装置においては、チャネル層に1ないし3 ×
1020cm-3の濃度に混合している。この従来例における
非単結晶半導体を用いるPチャネル型絶縁ゲート型電界
効果半導体装置は、本実施例における絶縁ゲート型電界
効果半導体装置の有する特性の1/3以下の電流しか流
れない。そして、上記従来例における非単結晶半導体を
用いた絶縁ゲート型電界効果半導体装置のヒステリシス
特性は、IDD─VGG特性にドレイン電界を2×106V/ c
m以上加える場合に観察されてしまった。また、本実施
例のように、非単結晶半導体中の酸素を5×1018cm-3
以下とすると、3×106V/ cmの電圧においてもヒステ
リシスの存在が観察されなかった 【0022】 【発明の効果】本発明によれば、不純物の添加、および
結晶化を助長せしめるための光アニール処理が選択的に
行なわれないため、位置合わせの必要がなく、アモルフ
ァスシリコン、多結晶シリコン、あるいは微結晶シリコ
ンからなる非単結晶薄膜半導体層の全体に対して処理を
行うことができる。すなわち、液晶表示パネル用絶縁ゲ
ート型電界効果半導体装置を1個1個選択しながら作製
せずに、多数のトランジスタを絶縁基板上に得ることが
できる。また、線状に集光された紫外光は、基板を4
00゜C以下の温度になるような速度で走査され、前記
基板上のほぼ全域にわたって照射することにより、不純
物の添加された領域の結晶化が助長される。本発明によ
れば、ゲート絶縁膜が密接するように形成されたアモル
ファスシリコン、多結晶シリコン、あるいは微結晶シリ
コンからなる非単結晶薄膜半導体、および線状に集光さ
れた紫外光が基板で、400゜C以下の温度になるよ
うな速度で走査されると、前記非単結晶薄膜半導体領域
における水素またはハロゲン元素がアニール処理の際お
よび経年変化によっても、脱気し難くすることができ
た。 【0023】 【発明の効果】本発明によれば、絶縁基板表面上に
素、炭素および窒素の濃度がそれぞれ5×10 18 cm -3
以下で、アモルファスシリコン、多結晶シリコン、ある
いは微結晶シリコンからなる非単結晶薄膜半導体層を設
けているため、ゲート電圧−ドレイン電流特性にヒステ
リシスがなく、高い周波数における良好なスイッチング
特性を得た。本発明によれば、アモルファスシリコン、
多結晶シリコン、あるいは微結晶シリコンからなる非単
結晶薄膜半導体層にし、窒化珪素膜を含むゲート絶
縁膜は、非単結晶薄膜半導体中の水素が脱気し難く、且
つ水分が侵入し難くする。本発明の液晶表示パネル用絶
縁ゲート型電界効果半導体装置の作製方法によれば、非
単結晶薄膜半導体層に含まれる水素が脱気し難くなると
共に、ヒステリシスがなく、高い周波数における良好な
スイッチング特性を得ことができる。
【図面の簡単な説明】 【図1】(A)ないし(C)は本発明の一実施例である
絶縁ゲート型電界効果半導体装置の縦断面図を示す。 【図2】本発明の実施例によるドレイン電流─ゲート電
圧の特性を示す図である。 【符号の説明】 1・・・基板 2・・・非単結晶半導体層 3・・・ゲート絶縁膜 4・・・ゲート電極 5・・・絶縁ゲート型電界効果半導体装置を形成する領
域 6・・・レジスト膜 7、8・・・不純物領域 10・・・強紫外光 11、11′・・・破線 13、13′・・・電極穴 14、14′・・・リード 15、15′・・・ソース領域およびドレイン領域の端
部 16、16′・・・ゲート電極の端部 17、17′・・・接合界面
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−75670(JP,A) 特開 昭59−35423(JP,A) 特開 昭55−50663(JP,A) 特開 昭58−197775(JP,A) 特開 昭56−108231(JP,A) 特開 平7−99208(JP,A)

Claims (1)

  1. (57)【特許請求の範囲】 1.酸化珪素を主成分とする絶縁表面を有する基板上に
    絶縁ゲート型電界効果半導体装置を作製する方法であっ
    て、酸素、炭素および窒素の濃度がそれぞれ5×10 18 cm
    -3 以下で、 アモルファスシリコン、多結晶シリコン、あ
    るいは微結晶シリコンからなる非単結晶薄膜半導体層を
    形成する工程と、 前記非単結晶薄膜半導体層に密接し、窒化珪素膜を含む
    ゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜に密接するチャネル形成領域と整合す
    る位置に選択的にゲート電極を形成する工程と、 前記非単結晶薄膜半導体層の前記チャネル形成領域を除
    く領域に不純物を添加する工程と、 線状の紫外光を基板の一端から他端に向けて走査する
    ことによって照射し、前記基板の温度を400℃以下に
    して、前記非単結晶薄膜半導体層の前記チャネル形成領
    域を除く領域に光アニールを行うことにより、前記チャ
    ネル形成領域を除く前記非単結晶薄膜半導体層の結晶化
    を助長する工程と、 を少なくとも含むことを特徴とする液晶表示パネル用絶
    縁ゲート型電界効果半導体装置の作製方法。
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JPS58197775A (ja) * 1982-05-13 1983-11-17 Canon Inc 薄膜トランジスタ
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