JP3124598B2

JP3124598B2 - アドレス生成回路

Info

Publication number: JP3124598B2
Application number: JP03316892A
Authority: JP
Inventors: 昌之竹重
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-11-29
Filing date: 1991-11-29
Publication date: 2001-01-15
Anticipated expiration: 2016-01-15
Also published as: JPH05151786A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアドレス生成回路に係
り、詳しくは複数のレジスタまたはバッファに対してそ
れぞれプライオリティ（優先順位）を有したフラグを記
憶する各記憶素子を設け、有効となったフラグの中から
一番高い優先順位のフラグに対応するレジスタまたはバ
ッファを選択し、その選択したレジスタまたはバッファ
に記憶されたデータを読み出す際、その選択するレジス
タまたはバッファのアドレスを前記フラグから生成する
アドレス生成回路に関するものである。

【０００２】近年、半導体集積回路装置の高機能化に伴
い、必要とする各種フラグの数が増大している。このフ
ラグの増大に基づいて、各フラグに対するレジスタまた
はバッファのアドレスを生成しその生成したアドレスに
基づいて対応するレジスタまたはバッファのデータを読
み出す処理時間も増大し、高速化を図る上で重要な課題
となっている。

【０００３】

【従来の技術】従来、各種データが記憶されるレジスタ
またはバッファの数に対応して、すなわち各レジスタま
たはバッファ毎に有効・無効を示すフラグを記憶するフ
リップフロップ等の記憶素子が設けられ、それら各記憶
素子に優先順位が予め定義されている。そして、ＭＰＵ
またはシーケンサ（ステートマシン等も含む）によっ
て、これら有効を示すフラグをサーチするとともに、そ
の有効を示すフラグの中で一番高い優先順位のフラグを
サーチする。そして、サーチした優先順位の一番高いフ
ラグに対応するレジスタまたはバッファの先頭アドレス
を確定し、そのアドレスによって選択されたレジスタま
たはバッファのデータを読み出す。

【０００４】すなわち、図９に示すように、メモリ（図
示略）に割当てられた６４個のレジスタまたはバッファ
（図示略）に対応する６４個のフラグをそれぞれ記憶す
る６４個の記憶素子Ａ0 〜Ａ63を論理的に２次元、Ｘ方
向（行方向）に８個、Ｙ方向（列方向）に８個となる関
係に設定している。６４個の記憶素子Ａ0 〜Ａ63はそれ
ぞれ優先順位を有し、記憶素子Ａ0 が最も優先順位が高
く、以下、記憶素子Ａ1 ，記憶素子Ａ2 ・・・記憶素子
Ａ62，記憶素子Ａ63の順で優先順位が低くなっている。
そして、各行の８個の記憶素子群においては上の行ほど
優先順位が高く、しかも列方向においては左の列ほど優
先順位が高くなるように記憶素子が配置される。その記
憶素子Ａ0 〜Ａ63に対応するレジスタまたはバッファに
データが書き込まれた場合には、その記憶素子Ａ0 〜Ａ
63には有効データ「１」が書き込まれることによりフラ
グが有効になる。また、その記憶素子Ａ0 〜Ａ63に対応
するレジスタまたはバッファにデータが書き込まれてい
ない場合には、その記憶素子Ａ0 〜Ａ63には無効データ
「０」が書き込まれることによりフラグが無効になる。

【０００５】そして、各行方向毎にその行における８個
の記憶素子群に対してＯＲ回路５１を設け、それぞれそ
の行においてフラグが有効になっている記憶素子をサー
チし、レジスタ５２に出力する。従って、８個の記憶素
子群の中で少なくとも１個の記憶素子に有効データ
「１」が書き込まれている場合、当該ＯＲ回路５１は論
理値「１」を対応するレジスタ５２の各ビットＹ0 〜Ｙ
7 に出力する。すなわち、記憶素子Ａ0 〜Ａ7 の有効デ
ータ「１」は、ＯＲ回路５１を介して最上位のビットＹ
7 に記憶される。以下、記憶素子Ａ8 〜Ａ15はビットＹ
6 に、記憶素子Ａ16〜Ａ23はビットＹ5 に、記憶素子Ａ
24〜Ａ31はビットＹ4 に、記憶素子Ａ32〜Ａ39はビット
Ｙ3 に、記憶素子Ａ40〜Ａ47はビットＹ2 に、記憶素子
Ａ48〜Ａ55はビットＹ1 に、記憶素子Ａ56〜Ａ63は最下
位のビットＹ0 に、それぞれの記憶素子Ａ0 〜Ａ63の有
効データ「１」はＯＲ回路５１を介して記憶される。

【０００６】次に、ＭＰＵまたはシーケンサ（図示略）
は、レジスタ５２に記憶されたデータから最も優先順位
の高いレジスタまたはバッファの上位アドレスを決定す
る。すなわち、レジスタ５２の各ビットＹ0 〜Ｙ7 の
内、少なくとも１つ以上のビットＹ0 〜Ｙ7 に論理値
「１」が記憶されている場合、当該ビットＹ0 〜Ｙ7 の
中で最も上位のビットＹ0 〜Ｙ7 を有効とし、そのビッ
トＹ0 〜Ｙ7 に対応する行の８個の記憶素子群内に優先
順位が一番高い記憶素子が存在するとしてレジスタまた
はバッファの上位アドレスを決定する。

【０００７】続いて、ＭＰＵは優先順位が一番高い記憶
素子が存在する行の８個の記憶素子群の中から有効な記
憶素子を１個づつサーチし、その中で最も左側の列にあ
る記憶素子、すなわち優先順位が一番高い記憶素子を判
定する。その判定結果に基づいて一番高い記憶素子のレ
ジスタまたはバッファのアドレスの下位アドレスを決定
する。

【０００８】そして、決定した上位アドレスと下位アド
レスに基づいて、優先順位が一番高い記憶素子に対応す
るレジスタまたはバッファの先頭アドレスが生成され
る。そして、この先頭アドレスの生成に基づいて直ちに
該レジスタまたはバッファが選択され、データが読み出
される。

【０００９】また、アドレス生成方法としては、２分枝
法で有効となっている優先順位の一番高い記憶素子をサ
ーチすることによりアドレスを生成する方法もある。

【００１０】

【発明が解決しようとする課題】しかしながら、上記ア
ドレス生成処理では共に数サイクルを要することにな
る。その結果、次の処理動作に移るまでに時間がかかり
過ぎるため、高速化を図る上で大きな問題となってい
た。

【００１１】本発明は上記問題点を解消するためになさ
れたものであって、その目的は、それぞれ優先順位を有
した有効または無効を示す記憶素子群の中から、有効か
つ優先順位の一番高い記憶素子を判定し、その記憶素子
に対応する予め設定されているアドレスを生成すること
が、簡単な回路構成によって短時間にできるアドレス生
成回路を提供することにある。

【００１２】

【課題を解決するための手段】図１は本発明の原理説明
図である。記憶素子群Ａは、論理的に２次元に配置さ
れ、それぞれ優先順位を有した有効または無効を示す。

【００１３】行方向検出回路１は、その論理的２次元に
配置された記憶素子群Ａの各行毎にその行方向に配置さ
れた各記憶素子Ａ0 〜Ａ55のうち少なくとも１つ有効を
示す記憶素子Ａ0 〜Ａ55の有無を検出する。

【００１４】行方向判定回路２は、前記行方向検出回路
１に基づいて各行において有効となった記憶素子Ａ0 〜
Ａ55の中で一番優先順位の高い記憶素子Ａ0 〜Ａ55が存
在する行のみを有効と判定し、他の行は無効と判定す
る。

【００１５】上位エンコーダ回路３は、前記行方向判定
回路２の判定結果に基づいてその優先順位の一番高い記
憶素子Ａ0 〜Ａ55に対応する予め設定されているアドレ
スの上位アドレスを生成する。

【００１６】列方向検出回路４は、前記行方向判定回路
２にて判定した一番優先順位の高い記憶素子Ａ0 〜Ａ55
が存在する行において、その行方向に配置された各記憶
素子Ａ0 〜Ａ55のうち有効を示す記憶素子Ａ0 〜Ａ55を
検出する。

【００１７】列方向判定回路５は、前記列方向検出回路
４に基づいて有効となった記憶素子Ａ0 〜Ａ55の中で一
番優先順位の高い記憶素子Ａ0 〜Ａ55が存在する列のみ
を有効と判定し、他の列は無効と判定する。

【００１８】下位エンコーダ回路６は、前記列方向判定
回路５の判定結果に基づいてその優先順位の一番高い記
憶素子Ａ0 〜Ａ55に対応して予め設定されているアドレ
スの下位アドレスを生成する。

【００１９】

【作用】従って、本発明によれば、行方向判定回路２に
て有効とされた行に含まれる記憶素子Ａ0 〜Ａ55の中か
ら、有効を示す記憶素子Ａ0 〜Ａ55を列方向検出回路４
にて検出し、その検出した記憶素子Ａ0 〜Ａ55の中から
一番優先順位の高い記憶素子Ａ0 〜Ａ55が存在する列の
みを列方向判定回路５にて有効と判定する。すなわち、
有効かつ優先順位の一番高い記憶素子Ａ0 〜Ａ55に対応
するアドレスの上位アドレスを生成した後に、下位アド
レスを生成するのではないため、アドレス生成処理に要
する時間を短くすることができる。

【００２０】

【実施例】以下、本発明を具体化した一実施例を図２〜
図８に従って説明する。図２は、本実施例のアドレス生
成回路のブロック回路図である。

【００２１】メモリ（図示略）に割り当てられた５６個
のレジスタまたはバッファ（図示略）に対応する５６個
のフラグをそれぞれ記憶する５６個の記憶素子Ａ0 〜Ａ
55を論理的に２次元、Ｘ方向（行方向）に８個、Ｙ方向
（列方向）に７個となる関係に設定している。すなわ
ち、行１は記憶素子Ａ0 〜Ａ7 、行２は記憶素子Ａ8 〜
Ａ15、行３はＡ16〜Ａ23、行４は記憶素子Ａ24〜Ａ31、
行５は記憶素子Ａ32〜Ａ39、行６は記憶素子Ａ40〜Ａ4
7、行７は記憶素子Ａ48〜Ａ55、からそれぞれ構成され
ている。

【００２２】５６個の記憶素子Ａ0 〜Ａ55はそれぞれ優
先順位を有し、記憶素子Ａ0 が最も優先順位が高く、以
下、記憶素子Ａ1 ，記憶素子Ａ2 ・・・記憶素子Ａ54，
記憶素子Ａ55の順で優先順位が低くなっている。そし
て、各記憶素子Ａ0 〜Ａ55は、行方向においては行７，
行６・・・行２，行１の順に、即ち図２において上の行
ほど優先順位が高く、列方向においては右の列ほど優先
順位が高くなるように配置される。その記憶素子Ａ0 〜
Ａ55に対応するレジスタまたはバッファに予め定められ
たデータが書き込まれた場合には、後記するように外部
装置３４によって、記憶素子Ａ0 〜Ａ55に有効データ
「１」が書き込まれることによりフラグが有効になる。
また、記憶素子Ａ0 〜Ａ55に対応するレジスタまたはバ
ッファに予め定められたデータ以外のデータが書き込ま
れた場合には、後記するように外部装置３４によって、
記憶素子Ａ0 〜Ａ55に無効データ「０」が書き込まれる
ことによりフラグが無効になる。

【００２３】それぞれ８入力のＯＲ回路であるＯＲ回路
１１ａ〜１１ｇは、各行１〜７の８個の記憶素子群から
出力されるデータを入力する。すなわち、ＯＲ回路１１
ａは行１の各記憶素子Ａ0 〜Ａ7 、ＯＲ回路１１ｂは行
２の各記憶素子Ａ8 〜Ａ15、ＯＲ回路１１ｃは行３の各
記憶素子Ａ16〜Ａ23、ＯＲ回路１１ｄは行４の各記憶素
子Ａ24〜Ａ31、ＯＲ回路１１ｅは行５の各記憶素子Ａ32
〜Ａ39、ＯＲ回路１１ｆは行６の各記憶素子Ａ40〜Ａ4
7、ＯＲ回路１１ｇは行７の各記憶素子Ａ48〜Ａ55、に
それぞれ書き込まれているデータを入力する。

【００２４】ＡＮＤ回路１２は２入力、ＡＮＤ回路１３
は３入力、ＡＮＤ回路１４は４入力、ＡＮＤ回路１５は
５入力、ＡＮＤ回路１６は６入力、ＡＮＤ回路１７は７
入力、のＡＮＤ回路である。

【００２５】そして、ＡＮＤ回路１２は、ＯＲ回路１１
ａの出力をインバータ１８を介して入力すると共に、Ｏ
Ｒ回路１１ｂの出力を入力する。ＡＮＤ回路１３はＯＲ
回路１１ａ，１１ｂの出力をそれぞれインバータ１８を
介して入力すると共に、ＯＲ回路１１ｃの出力を入力す
る。ＡＮＤ回路１４はＯＲ回路１１ａ〜１１ｃの出力を
それぞれインバータ１８を介して入力すると共に、ＯＲ
回路１１ｄの出力を入力する。ＡＮＤ回路１５はＯＲ回
路１１ａ〜１１ｄの出力をそれぞれインバータ１８を介
して入力すると共に、ＯＲ回路１１ｅの出力を入力す
る。ＡＮＤ回路１６はＯＲ回路１１ａ〜１１ｅの出力を
それぞれインバータ１８を介して入力すると共に、ＯＲ
回路１１ｆの出力を入力する。ＡＮＤ回路１７はＯＲ回
路１１ａ〜１１ｆの出力をそれぞれインバータ１８を介
して入力すると共に、ＯＲ回路１１ｇの出力を入力す
る。

【００２６】上位エンコーダ１９は、ＯＲ回路１１ａお
よびＡＮＤ回路１２〜１７の出力Ｙ0 〜Ｙ6 に基づい
て、後記するように、優先順位の一番高い記憶素子Ａ0
〜Ａ55の上位アドレス（＝優先順位の一番高い記憶素子
Ａ0 〜Ａ55を含む行１〜行７に対応するアドレス）であ
る３ビットのアドレスＹａ〜Ｙｃを生成する。

【００２７】そして、上記のＯＲ回路１１ａ〜１１ｇ、
ＡＮＤ回路１２〜１７、インバータ１８、上位エンコー
ダ１９によってＹ方向プライオリティエンコーダ３１が
構成されている。

【００２８】それぞれ７入力のＯＲ回路であるＯＲ回路
２０ａ〜２０ｈは、各列の７個の記憶素子群から出力さ
れるデータを入力する。すなわち、ＯＲ回路２０ａは記
憶素子Ａ0 ，Ａ8 ，Ａ16，Ａ24，Ａ32，Ａ40，Ａ48、Ｏ
Ｒ回路２０ｂは記憶素子Ａ1，Ａ9 ，Ａ17，Ａ25，Ａ3
3，Ａ41，Ａ49、ＯＲ回路２０ｃは記憶素子Ａ2 ，Ａ1
0，Ａ18，Ａ26，Ａ34，Ａ42，Ａ50、ＯＲ回路２０ｄは
記憶素子Ａ3 ，Ａ11，Ａ19，Ａ27，Ａ35，Ａ43，Ａ51、
ＯＲ回路２０ｅは記憶素子Ａ4 ，Ａ12，Ａ20，Ａ28，Ａ
36，Ａ44，Ａ52、ＯＲ回路２０ｆは記憶素子Ａ5 ，Ａ1
3，Ａ21，Ａ29，Ａ37，Ａ45，Ａ53、ＯＲ回路２０ｇは
記憶素子Ａ6 ，Ａ14，Ａ22，Ａ30，Ａ38，Ａ46，Ａ54、
ＯＲ回路２０ｈは記憶素子Ａ7 ，Ａ15，Ａ23，Ａ31，Ａ
39，Ａ47，Ａ55、からそれぞれ出力されるデータを入力
する。

【００２９】ＡＮＤ回路２１は２入力、ＡＮＤ回路２２
は３入力、ＡＮＤ回路２３は４入力、ＡＮＤ回路２４は
５入力、ＡＮＤ回路２５は６入力、ＡＮＤ回路２６は７
入力、ＡＮＤ回路２７は８入力のＡＮＤ回路である。

【００３０】そして、ＡＮＤ回路２１は、ＯＲ回路２０
ａの出力をインバータ１８を介して入力すると共に、Ｏ
Ｒ回路２０ｂの出力を入力する。ＡＮＤ回路２２は、Ｏ
Ｒ回路２０ａ，２０ｂの出力をそれぞれインバータ１８
を介して入力すると共に、ＯＲ回路２０ｃの出力を入力
する。ＡＮＤ回路２３は、ＯＲ回路２０ａ〜２０ｃの出
力をそれぞれインバータ１８を介して入力すると共に、
ＯＲ回路２０ｄの出力を入力する。ＡＮＤ回路２４は、
ＯＲ回路２０ａ〜２０ｄの出力をそれぞれインバータ１
８を介して入力すると共に、ＯＲ回路２０ｅの出力を入
力する。ＡＮＤ回路２５は、ＯＲ回路２０ａ〜２０ｅの
出力をそれぞれインバータ１８を介して入力すると共
に、ＯＲ回路２０ｆの出力を入力する。ＡＮＤ回路２６
は、ＯＲ回路２０ａ〜２０ｆの出力をそれぞれインバー
タ１８を介して入力すると共に、ＯＲ回路２０ｇの出力
を入力する。ＡＮＤ回路２７は、ＯＲ回路２０ａ〜２０
ｇの出力をそれぞれインバータ１８を介して入力すると
共に、ＯＲ回路２０ｈの出力を入力する。

【００３１】下位エンコーダ２８は、ＯＲ回路２０ａお
よびＡＮＤ回路２１〜２７の出力Ｘ0 〜Ｘ7 に基づい
て、後記するように、優先順位の一番高い記憶素子Ａ0
〜Ａ55の下位アドレス（＝優先順位の一番高い記憶素子
Ａ0 〜Ａ55を含む列に対応するアドレス）である３ビッ
トのアドレスＸａ〜Ｘｃを生成する。

【００３２】上記のＯＲ回路２０ａ〜２０ｈ、ＡＮＤ回
路２１〜２７、インバータ１８、下位エンコーダ２８に
よってＹ方向プライオリティエンコーダ３２が構成され
ている。

【００３３】図３は、記憶素子Ａ0 〜Ａ55のブロック回
路図である。各記憶素子Ａ0 〜Ａ55は、ＪＫフリップフ
ロップ４１およびＡＮＤ回路４２によって構成されてい
る。ＪＫフリップフロップ４１は、後記するように、記
憶素子書き込み信号生成回路３７から出力されるセット
信号、リセット信号、クロックを入力し、各入力信号に
基づいたデータを対応するＯＲ回路１１ａ〜１１ｇに出
力する。

【００３４】ＡＮＤ回路４２は、ＪＫフリップフロップ
４１の出力を入力すると共に、対応する行１〜７のＯＲ
回路１１ａまたはＡＮＤ回路１２〜１７のいずれかの出
力Ｙ0 〜Ｙ6 を入力して、対応するＯＲ回路２０ａ〜２
０ｈに出力する。

【００３５】すなわち、行１の各記憶素子Ａ0 〜Ａ7 内
の各ＡＮＤ回路４２はＯＲ回路１１ａの出力Ｙ0 を入力
する。行２の各記憶素子Ａ8 〜Ａ15内の各ＡＮＤ回路４
２はＡＮＤ回路１２の出力Ｙ1 を入力する。行３の各記
憶素子Ａ16〜Ａ23内の各ＡＮＤ回路４２はＡＮＤ回路１
３の出力Ｙ2 を入力する。行４の各記憶素子Ａ24〜Ａ31
内の各ＡＮＤ回路４２はＡＮＤ回路１４の出力Ｙ3 を入
力する。行５の各記憶素子Ａ32〜Ａ39内の各ＡＮＤ回路
４２はＡＮＤ回路１５の出力Ｙ4 を入力する。行６の各
記憶素子Ａ40〜Ａ47内の各ＡＮＤ回路４２はＡＮＤ回路
１６の出力Ｙ5を入力する。行７の各記憶素子Ａ48〜Ａ5
5内の各ＡＮＤ回路４２はＡＮＤ回路１７の出力Ｙ6 を
入力する。

【００３６】図４は、イネーブル信号生成回路３３のブ
ロック回路図である。ＯＲ回路４３はＯＲ回路１１ａの
出力Ｙ0 およびＯＲ回路１１ｂ〜１１ｇの各出力Ｙp1〜
Ｙp6を入力し、それに基づいてイネーブル信号を出力す
る。

【００３７】図５は、記憶素子Ａ0 〜Ａ55にデータを書
き込む外部装置３４、および、上記のアドレス生成回路
の構成を示すブロック図である。ＣＰＵ（図示略）から
レジスタまたはバッファに予め定められたデータが書き
込まれた場合、当該レジスタまたはバッファは有効状態
になる。また、ＣＰＵからレジスタまたはバッファに予
め定められたデータ以外のデータが書き込まれた場合は
当該レジスタまたはバッファは無効状態になる。

【００３８】アドレスデコーダ３５は、各レジスタまた
はバッファのアドレスを入力し、そのレジスタまたはバ
ッファがアクセスされているかどうかを判定する。デー
タデコーダ３６は、各レジスタまたはバッファのデータ
を入力し、そのデータが予め定められたデータかどうか
を判定することにより、各レジスタまたはバッファが有
効状態にあるか無効状態にあるかを判定する。

【００３９】記憶素子書き込み信号生成回路３７は、ア
クセスされているレジスタまたはバッファが有効状態に
あり、かつ、ＣＰＵからのライト信号がイネーブルであ
る場合、当該レジスタまたはバッファに対応する記憶素
子Ａ0 〜Ａ55内のＪＫフリップフロップ４１にＨレベル
のセット信号、Ｌレベルのリセット信号、クロックを出
力することにより有効データ「１」を書き込む。また、
記憶素子書き込み信号生成回路３７は、アクセスされて
いるレジスタまたはバッファが無効状態にあり、かつ、
ＣＰＵからのライト信号がイネーブルである場合、当該
レジスタまたはバッファに対応する記憶素子Ａ0 〜Ａ55
内のＪＫフリップフロップ４１にＬレベルのセット信
号、Ｈレベルのリセット信号、クロックを出力すること
により無効データ「０」を書き込む。

【００４０】次に、上記のように構成したアドレス生成
回路の動作を説明する。外部装置３４によって、例え
ば、記憶素子Ａ10，Ａ11，Ａ17，Ａ34に有効データ
「１」が書き込まれ、他の記憶素子Ａ0 〜Ａ55に無効デ
ータ「０」が書き込まれたとする。すなわち、有効かつ
優先順位が一番高い記憶素子は記憶素子Ａ10であるた
め、アドレス生成回路は記憶素子Ａ10に対応する予め定
められたアドレスを生成する。

【００４１】以下に、そのアドレス生成動作を詳述す
る。ＯＲ回路１１ａ〜１１ｇは、各行１〜行７の８個の
記憶素子群の各ＪＫフリップフロップ４１から出力され
るデータを入力する。従って、ＯＲ回路１１ｂ，１１
ｃ，１１ｅからはデータ「１」が、ＯＲ回路１１ａ，１
１ｄ，１１ｆ，１１ｇからはデータ「０」が出力され
る。

【００４２】ＡＮＤ回路１２には、ＯＲ回路１１ａから
出力されるデータ「０」がインバータ１８を介して入力
されると共に、ＯＲ回路１１ｂから出力されるデータ
「１」が入力される。従って、ＡＮＤ回路１２からはデ
ータ「１」が出力される。また、各ＡＮＤ回路１３〜１
７には、ＯＲ回路１１ｂから出力されるデータ「１」が
インバータ１８を介して入力されるため、各ＡＮＤ回路
１３〜１７からはデータ「０」が出力される。すなわ
ち、出力Ｙ0,Ｙ2 〜Ｙ6＝「０」，Ｙ1 ＝「１」とな
り、Ｙ6 〜Ｙ0 ＝「００００１０」となる。

【００４３】上位エンコーダ１９は、この出力Ｙ0 〜Ｙ
6 に基づいて、優先順位の一番高い記憶素子Ａ10の上位
アドレス（＝優先順位の一番高い記憶素子Ａ10を含む行
２に対応するアドレス）である３ビットのアドレスＹａ
〜Ｙｃを生成する。すなわち、Ｙａ，Ｙｃ＝「０」，Ｙ
ｂ＝「１」となり、Ｙｃ〜Ｙａ＝「０１０」となる。

【００４４】また、出力Ｙ0 〜Ｙ6 は対応する各記憶素
子Ａ0 〜Ａ55の各ＡＮＤ回路４２に入力される。従っ
て、行２の記憶素子Ａ10, Ａ11内の各ＡＮＤ回路４２か
らはデータ「１」が出力され、記憶素子Ａ8 , Ａ9 ，Ａ
12〜Ａ15内の各ＡＮＤ回路４２からはデータ「０」が出
力される。一方、行１，行３〜行７の各記憶素子Ａ0 〜
Ａ55内の各ＡＮＤ回路４２からは、各記憶素子Ａ0 〜Ａ
55のデータに関係なくデータ「０」が出力される。

【００４５】ＯＲ回路２０ａ〜２０ｈは、各列の７個の
記憶素子群の各ＡＮＤ回路４２から出力されるデータを
入力する。従って、ＯＲ回路２０ｃ，２０ｄからはデー
タ「１」が、ＯＲ回路２０ａ，２０ｂ，２０ｅ，２０
ｆ，２０ｇ，２０ｈからはデータ「０」が出力される。

【００４６】ＡＮＤ回路２１には、ＯＲ回路２０ａから
出力されるデータ「０」がインバータ１８を介して入力
されると共に、ＯＲ回路２０ｂから出力されるデータ
「０」が入力される。従って、ＡＮＤ回路２１からはデ
ータ「０」が出力される。

【００４７】ＡＮＤ回路２２には、ＯＲ回路２０ｂから
出力されるデータ「０」がインバータ１８を介して入力
されると共に、ＯＲ回路２０ｃから出力されるデータ
「１」が入力される。従って、ＡＮＤ回路２２からはデ
ータ「１」が出力される。

【００４８】また、各ＡＮＤ回路２３〜１７には、ＯＲ
回路２０ｃから出力されるデータ「１」がインバータ１
８を介して入力されるため、各ＡＮＤ回路２３〜２７か
らはデータ「０」が出力される。すなわち、ＡＮＤ回路
２７〜２１およびＯＲ回路２０ａの出力Ｘ7 〜Ｘ0 ＝
「０００００１００」となる。

【００４９】下位エンコーダ２８は、この出力Ｘ0 〜Ｘ
7 に基づいて、優先順位の一番高い記憶素子Ａ10の下位
アドレスである３ビットのアドレスＸａ〜Ｘｃを生成す
る。すなわち、Ｘａ，Ｘｂ＝「１」，Ｘｃ＝「０」とな
り、Ｘｃ〜Ｘａ＝「０１１」となる。

【００５０】従って、上位エンコーダ１９によって生成
された上位アドレスＹｃ〜Ｙａ＝「０１０」と、下位エ
ンコーダ２８によって生成された下位アドレスＸｃ〜Ｘ
ａ＝「０１１」とをアドレスエンコーダ（図示略）にて
合成することにより、有効かつ優先順位の一番高い記憶
素子Ａ10に対応するレジスタまたはバッファの先頭アド
レス「０１００１１Ａ」が生成される。尚、アドレスの
末尾の「Ａ」は、レジスタまたはバッファのバイトサイ
ズに応じて任意に定められ、例えば、バイトサイズが８
バイトであれば「Ａ」＝「００」となり、１６バイトで
あれば「Ａ」＝「０００」となる。

【００５１】そして、この先頭アドレスの生成に基づい
て直ちに該レジスタまたはバッファが選択され、データ
が読み出される。このように、本実施例においては、論
理的に２次元に配置され、それぞれ優先順位と有効・無
効データを有する記憶素子Ａ0 〜Ａ55の各行１〜７毎
に、少なくとも１つ有効データを有する記憶素子Ａ0 〜
Ａ55を各ＯＲ回路１１ａ〜１１ｇにて判定する。次に、
インバータ１８およびＡＮＤ回路１２〜１７によって、
有効データを有する記憶素子Ａ0 〜Ａ55の中で一番優先
順位の高い記憶素子Ａ0 〜Ａ55が存在する行のみを有効
と判定し、他の行は無効と判定する。そして、上位エン
コーダ回路１９によって、有効と判定した行１〜７に対
応するアドレス、すなわち、一番優先順位の高い記憶素
子Ａ0 〜Ａ55のアドレスの上位アドレスを生成する。

【００５２】また、インバータ１８およびＡＮＤ回路１
２〜１７によって有効と判定した行１〜７において、そ
の行方向に配置された各記憶素子Ａ0 〜Ａ55のうち有効
データを有する記憶素子Ａ0 〜Ａ55を各ＯＲ回路２０ａ
〜２０ｈにて判定する。次に、インバータ１８およびＡ
ＮＤ回路２１〜２７によって、有効データを有する記憶
素子Ａ0 〜Ａ55の中で一番優先順位の高い記憶素子Ａ0
〜Ａ55が存在する列のみを有効と判定し、他の列は無効
と判定する。そして、下位エンコーダ回路２８によっ
て、有効と判定した列に対応するアドレス、すなわち、
一番優先順位の高い記憶素子Ａ0 〜Ａ55のアドレスの下
位アドレスを生成する。

【００５３】このように、１サイクルの処理でアドレス
生成を行うことにより、アドレス生成処理に要する時間
を短くすることができる。尚、全ての記憶素子Ａ0 〜Ａ
55に無効データ「０」が書き込まれている場合、ＯＲ回
路１１ａの出力Ｙ0 およびＯＲ回路１１ｂ〜１１ｇの各
出力Ｙp1〜Ｙp6は「０」になる。従って、イネーブル信
号生成回路３３のＯＲ回路４３からは論理値「０」のイ
ネーブル信号が出力される。ＣＰＵはその論理値「０」
のイネーブル信号を入力した場合、生成された先頭アド
レスを無効とし、該レジスタまたはバッファからはデー
タを読み出さない。従って、全ての記憶素子Ａ0〜Ａ55
に無効データ「０」が書き込まれている場合において、
何らかのアドレスが生成されることはない。

【００５４】尚、本発明は上記実施例に限定されるもの
ではなく、例えば、記憶素子Ａ0 〜Ａ55はＪＫフリップ
フロップを使用せずに他の構成（同期式ＲＳフリップフ
ロップ等）によって具体化してもよい。

【００５５】また、図７に示すように、３２個の記憶素
子Ａ0 〜Ａ31において実施する場合は、上記実施例にお
けるＯＲ回路１１ｅ〜１１ｇとＡＮＤ回路１５〜１７と
を省き、上位エンコーダ１９を適宜に変更し、ＯＲ回路
２０ｂ〜２０ｈを４入力のＯＲ回路にすればよい。

【００５６】さらに、図６に示すように、２５個の記憶
素子Ａ0 〜Ａ24において実施する場合は、３２個の記憶
素子Ａ0 〜Ａ31を用意し、記憶素子Ａ25〜Ａ31に無効デ
ータ「０」を固定して書き込むことにより、記憶素子Ａ
25〜Ａ31が常に無効になるようにすればよい。また、Ｏ
Ｒ回路１１ｄを省いて記憶素子Ａ24の出力を直接ＡＮＤ
回路１４に入力し、ＯＲ回路２０ｂ〜２０ｈを３入力の
ＯＲ回路にしてもよい。

【００５７】また、図８に示すように、記憶素子Ａ0 〜
Ａ55を論理的に一列に配置し、その各記憶素子Ａ1 〜Ａ
55の出力を２〜５６入力の各ＡＮＤ回路６１〜１１５に
直接入力すると共に、各記憶素子Ａ0 〜Ａ55の出力をそ
れぞれインバータ１８を介して、当該記憶素子Ａ0 〜Ａ
55の出力を直接入力した当該ＡＮＤ回路６１〜１１５よ
り入力数の多い各ＡＮＤ回路６１〜１１５に入力し、記
憶素子Ａ0 およびＡＮＤ回路６１〜１１５の出力をエン
コーダ１１６に入力するようにしてもよい。この場合
は、有効データ「１」が書き込まれた優先順位の一番高
い記憶素子Ａ0 〜Ａ55の出力のみがエンコーダ１１６に
入力される。そして、エンコーダ１１６は、その有効か
つ優先順位の一番高い記憶素子Ａ0 〜Ａ55のアドレスを
一義的に求めて出力する。従って、アドレス生成処理を
瞬時に行うことができるが、入力数の多いＡＮＤ回路６
１〜１１５を用意する必要がある。

【００５８】

【発明の効果】以上詳述したように本発明によれば、そ
れぞれ優先順位を有した有効または無効を示す記憶素子
群の中から、有効かつ優先順位の一番高い記憶素子を判
定し、その記憶素子に対応する予め設定されているアド
レスを生成することが、簡単な回路構成によって短時間
にできるという優れた効果がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明を具体化した一実施例のアドレス生成回
路のブロック回路図である。

【図３】記憶素子のブロック回路図である。

【図４】イネーブル信号生成回路のブロック回路図であ
る。

【図５】外部装置とアドレス生成回路のブロック回路図
である。

【図６】記憶素子の数を変更した場合の各記憶素子の配
置を示す図である。

【図７】記憶素子の数を変更した場合の各記憶素子の配
置を示す図である。

【図８】本発明を具体化した別の実施例のアドレス生成
回路のブロック回路図である。

【図９】従来例のアドレス生成回路を説明するための図
である。

【符号の説明】

Ａ記憶素子群Ａ0 〜Ａ55 記憶素子１行方向検出回路２行方向判定回路３上位エンコーダ回路４列方向検出回路５列方向判定回路６下位エンコーダ回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 15/00 - 15/06 ＷＰＩ（ＤＩＡＬＯＧ)

Claims

(57)【特許請求の範囲】

【請求項１】論理的に２次元に配置され、それぞれ優
先順位を有した有効または無効を示す記憶素子群（Ａ）
と、その論理的２次元に配置された記憶素子群（Ａ）の各行
毎にその行方向に配置された各記憶素子（Ａ0 〜Ａ55）
のうち少なくとも１つ有効を示す記憶素子（Ａ0 〜Ａ5
5）の有無を検出する行方向検出回路（１）と、前記行方向検出回路（１）に基づいて各行において有効
となった記憶素子（Ａ0 〜Ａ55）の中で一番優先順位の
高い記憶素子（Ａ0 〜Ａ55）が存在する行のみを有効と
判定し、他の行は無効と判定する行方向判定回路（２）
と、前記行方向判定回路（２）の判定結果に基づいてその優
先順位の一番高い記憶素子（Ａ0 〜Ａ55）に対応する予
め設定されているアドレスの上位アドレスを生成する上
位エンコーダ回路（３）と、前記行方向判定回路（２）にて判定した一番優先順位の
高い記憶素子（Ａ0 〜Ａ55）が存在する行において、そ
の行方向に配置された各記憶素子（Ａ0 〜Ａ55）のうち
有効を示す記憶素子（Ａ0 〜Ａ55）を検出する列方向検
出回路（４）と、前記列方向検出回路（４）に基づいて有効となった記憶
素子（Ａ0 〜Ａ55）の中で一番優先順位の高い記憶素子
（Ａ0 〜Ａ55）が存在する列のみを有効と判定し、他の
列は無効と判定する列方向判定回路（５）と、前記列方向判定回路（５）の判定結果に基づいてその優
先順位の一番高い記憶素子（Ａ0 〜Ａ55）に対応して予
め設定されているアドレスの下位アドレスを生成する下
位エンコーダ回路（６）とを設けたことを特徴とするア
ドレス生成回路。