JPH0371327A

JPH0371327A - 非同期比較動作を行う２進大小比較器および比較器セルとその方法

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Publication number: JPH0371327A
Application number: JP2207730A
Authority: JP
Inventors: Joseph Carbonaro; ジョセフ・カルボナーロ; Jr R A Garibay; アール・エー・ギャリベイ・ジュニア; Richard Reis; リチャード・レイス; Jesse R Wilson; ジェス・ルドルフ・ウィルソン
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1989-08-07
Filing date: 1990-08-07
Publication date: 1991-03-27
Anticipated expiration: 2012-02-12
Also published as: JP2581282B2; US5003286A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野〉本発明は、一般的にデジタル回路に関し、ざらに詳しく
は、レジスタ・セット内のレジスタ値を比較する２通値
比較器回路に関する。

（従来の技術）マイクロプロセッサのようなある種のデジタル回路は、
汎用データ・レジスタのような種々の目的のためのレジ
スタ・ファイルのセットを有する。

マイクロプロセッサおよび１個以上の周辺機器によって
構成される集積回路として考えられるマイクロコントロ
ーラの場合、レジスタは幾つかの周辺装置に割り当てた
削り込みレベルを格納するような多くの目的のために設
けられる。このレジスタのセットは複数の行と列を有す
るランダム・アクセス・メモリのアレーであって、各行
はレジスタに対応し、各列はレジスタのビットの位置に
対応する。

レジスタのファイルでマイクロコントローラがレジスタ
・ファイルで行うことのできる有用な機能は、各レジス
タに格納した２進値の比較をするコトテアル。２進大小
比較器（ｂｉｎａｒｙ　ｍａｇｎｉｔｕｄｅｃｏｍｐａ
ｒａｔｏｒ）は、レジスタ′・ファイルの２個以上のイ
ネーブルされたレジスタの内容をビット毎に比較するこ
とによって、この機能を実行する。比較した結果はレジ
スタ・ファイルの２進値の最高値または最低値であって
、各レジスタからの信号はこのレジスタが２進値のＲ高
値または最低１ａを含むか否かを表わす。例えば、レジ
スタ・セットは幾つかの周辺機器に対する割り込みの優
先順位を表わすことが可能である。２進大小比較の結果
は、イネーブルされた全ての周辺機器の最も高い優先順
位であり、各周辺機器に対する信号はその周辺機器が最
も高い割り込み順位を有するか否かを表わす。

（発明が解決しようとする課題）一般的な２進大小比較器は、指定された各レジスタから
の最上位ビットを最初に比較することによってレジスタ
・ファイルの最大値を調べる。比較の結果が検出され、
もしいずれかのレジスタが最上位のビット位置すなわち
列に２進「１」を有するなら、この結果は、その列に対
するＦｌＪとして検出される。最上位列に「１」を有す
る全てのレジスタは、次のクロック端が生じた後に次の
列の比較を行う。もし全てのレジスタが最上位列に２進
ｒＯＪを有すれば、これらレジスタは次の最上位列の比
較を行う。この動作は、全てのビットを比較するまで次
の最上位列に対して継続する。

所定の列で最高値を有するレジスタのみが次の最上位列
の比較を継続することが可能である。この動作が完了し
た場合、最高値のレジスタまたは複数のレジスタを表わ
す２進値が、レジスタで最高値が見出されたか否かを表
わす各レジスタに対する信号と共に得られる。しかし、
この方法で実行される２進大小比較器は、連続して列の
比較を行うために次のクロック・パルスを待機しなけれ
ばならないため、当然低速度である。ざらに、異なるデ
ジタル回路の部分は異なったレジスタ幅で異なった数の
レジスタを有する可能性があるので、２進大小比較器は
各レジスタのセットに対して再設計される必要がある。

したがって、本発明の目的は、２進大小比較器を提供す
ることである。

本発明の他の目的は、非同期型動作を行い任意の寸法を
有する２進大小比較器に有効な２進大小比較器セルを提
供することである。

本発明のざらに他の目的は、改善された速度でレジスタ
間の２進大小を比較する方法を提供することである。

（課題を解決するための手段および作用）イネーブル入
力信号に応答し第１論理状態に対するデータ出力信号の
比較を行う一形態として２進大小比較器セルが提供され
る。２進大小比較器セルは、データ格納部、キャリー実
行部および出力駆動部によって構成される。データ格納
部は所定の期間中にデータ入力信号の論理状態に応答し
てデータ出力信号を出力する。キャリー実行部はこのデ
ータ格納部に結合され、入力実行信号、データ出力信号
および帰還信号を受信する。このキャリー実行部は、も
し入力実行信号およびデータ出力信号または帰還信号の
いずれがが第１論理状態であるなら、第１論理状態でキ
ャリー実行信号を出力する。出力駆動部はデータ格納部
に結合され、データ出力信号と入力実行信号を受信する
。

この出力駆動部は、もし入力実行信号とデータ出力信号
が各々第１論理状態である場合、第２論理状態で比較出
力信号を出力し、または他の場合には高インピーダンス
状態で比較出力信号を出力する。

（実施例〉本発明の目的２機能および利点は、添付図面と、以下の
詳細な説明によってより明確に理解されるであろう。

第１図は本発明の２進大小比較器１０のブロック図を示
す。一般的に、比較器１０は第１レジスタ１２．第２レ
ジスタ１４および検出増幅部１６によって構成される。

レジスタ１２は論理セル２２、論理セル３２および論理
セル４２によって構成され、以下これらはセル２２．セ
ル３２およびセル４２と呼ぶ。レジスタ１４は論理セル
２４゜論理セル３４および論理セル４４によって構成さ
れ、以下これらはセル２４．セル３４およびセル４４と
呼ぶ。検出増幅部１６は、出力線２８を受ける検出増幅
器２６．出力線３８を受ける検出増幅器３６および出力
線４８を受ける検出増幅器４６によって構成される。セ
ル２２．セル２４．検出増幅器２６および出力線２８は
一体となり列２Ｏを形成する。セル３２．セル３４．検
出増幅器３６および出力線３８は一体となり列３ｏを形
成する。セル４２．セル４４．検出増幅器４６および出
力線４８は一体となり列４ｏを形成する。

ｔ？／Ｌｚ２２は入力実行値＠５ＥＬＥＣＴＯ，’）ラ
ント信ＭＭＶＧＮＤ２＃よＣＦｌｉ還（ｉ＠＊ＢＭＩ−
１１Ｔ２を受信する。セル２２は出力信号＊ＭＡＧ日Ｉ
ＴＯ２を出力線２８に出力し、キャリー実行信号ＥＮＣ
ＡＲＯ２を供給する。信号名の前にあるアスタリスク（
＊〉は論理りで活性な信号を表わす。セル２４は入力実
行信＠５ＥＬＥＣＴ１．グランド信号ＭＶＧＮＤ２およ
び帰還信号＊ＢＭ口ＩＴ２を受信する。セル２４は出力
信号＊ＭＡＧロｌＴ１２を出力線２８に出力し、キャリ
ー実行信号ＥＮＣＡＲ１２を供給する。セル３２は入力
実行信号ＥＮＣＡＲＯ２，グランド信＠ＭＶＧＮＤ１お
よび帰還信号＊ＢＭ口ＩＴ１を受信する。

セル３２は出力信号＊ＭＡＧＨＩ丁０１を出力線３８に
出力し、キャリー実行値＠ＥＮＣＡＲＯＩを供給する。

セル３４は入力実行信号ＥＮＣＡＲ１２、グランド信号
ＭＶＧＮＤ１および帰還信号＊ＢＭ口ＩＴ１を受信する
。セル３４は出力信Ｂ＊ＭＡＧＨＩＴＩ　１を出力線３
８に出力し、キャリー実行信号ＥＮＣＡＲ１１を供給す
る。セル４２は入力実行信＠ＥＮＣＡＲＯ１，グランド
信号ＭＶＧＮＤＯおよび帰還信＠＊ＢＭＨＩＴＯを受信
する。セル４２は出力信号＊ＭＡＧロＩＴＯＯを出力線
４８に出力し、出力信号ＰＲＩＯＲＩＴＹＯを供給する
。セル４４は入力実行信＠Ｅ　Ｎ　ＣＡＲＩＩ、グラン
ド信号ＭＶＧＮＤＯおよび帰還信号＊ＢＭ口ＩＴＯを受
信する。セル４４は出力信号＊ＭＡＧＨＩＴ１０を出力
線４８に出力し、出力信号ＰＲＩＯＲＩＴＹＩを供給す
る。

検出増幅器２６は出力線２８に結合され、出力線２Ｂの
信号＊ＭＡＧ口ＩＴ２を受信し、信＠ＭＶＧＮＤ２．信
＠　＊Ｂ　Ｍ口ＩＴ２および信号ＢＩＴＭＡＧ２を出力
する。検出増幅器３６は出力線３８に結合され出力線３
８の信＠＊ＭＡＧＨＩＴ１を受信し、信＠ＭＶＧＮＤ１
．信Ｍ＊ＢＭＨＩＴ１および信号ＢＩＴＭＡＧｌを出力
する。検出増幅器４６は出力線４Ｂに結合され、出力線
４Ｂの信号＊ＭＡＧＨＩＴＯを受信し、信号ＭＶＧＮＤ
ｏ、信＠＊ＢＭＨＩＴＯおよび信＠ＢＩＴＭＡＧｏを出
力する。

一般的な動作の場合、比較器１０は行１２のレジスタの
値を行１４のレジスタの値と比較し、最高値を表わす３
ビツトの２進値を出力し、ここでＢＩＴＭＡＧ２．ＢＩ
ＴＭＡＧｌおよびＢＩＴＭＡＧＯはそれぞれ最上位ビッ
ト、中位ビットおよび最下位ビットである。ＰＲＩＯＲ
ＩＴＹＯは行１２のレジスタで最高値が見出だされたか
否かを表わし、ＰＲＩＯＲＩＴＹＩは行１４のレジスタ
で最高値が見出だされたか否かを表わす。もし行１２の
レジスタが行１４のレジスタと同じ値を有するなら、Ｐ
ＲＩＯＲＩＴＹＯとＰＲＩＯＲＩＴＹｌの両信号が出力
される。比較は信号５ＥＬＥＣＴＯと５ＥＬＥＣＴ１の
出力によって開始され、最上位列である列２０から次ぎ
の最上位列である列３Ｑ、そしてＲ後に最下位列４０へ
と非同期的に処理される。同様の方法で、列３０は列４
０の次の最下位列であり、列２０は列３０の次の最下位
列である。

２進大小比較器動作の場合、５ＥＬＥＣＴＯと５ＥＬＥ
ＣＴＩはそれぞれ行１２．１４のレジスタを動作させる
。５ＥＬＥＣＴＯと５ＥＬＥＣＴ１の両信号が真であれ
ば、比較器１０は以下のように比較を実行する。もしセ
ル２２に格納されたビットが高なら、セル２２は出力線
２８上のＭＶＧＮＤ２に比較して＊ＭＡＧＨＩＴＯ２を
低い電圧で駆動する。もしこのビットが低であれば、セ
ル２２は＊ＭＡＧ日ＩＴＯ２を高インピーダンス状態に
駆動する。もしセル２４に格納されたビットが高であれ
ば、セル２４は出力線２８上のＭＶＧＮＤ２に比較して
＊ＭＡＧＨＩＴＩ　２を低い電圧で駆動する。もしこの
ビットが低であれば、セル２４は＊ＭＡＧ日ＩＴ１’２
を高インピーダンス状態に駆動する。出力線２８で検出
増幅器２６に出力される＊ＭＡＧ日ＩＴ２はアクティブ
低のワイヤードＯＲ信号であり、これは、もしセル２２
とセル２４のいずれかが出力線２８で低い電圧を出力し
たなら、低の電圧すなわち真であると考える。もしセル
２２とセル２４の両セルが＊ＭＡＧ口ＩＴＯ２と＊ＭＡ
Ｇ口ｌＴ１２を高インピーダンス状態にした場合、＊Ｍ
ＡＧＦ口Ｔ２は口出２幅器２６内のプルアップによって
高の電圧に引き上げられる。出力線２８に＊ＭＡＧ目Ｉ
Ｔ２を形成した場合、検出増幅器２６は、＊ＭＡＧ口Ｉ
ＴＯ２と＊ＭＡＧＨＩＴｌ　２に対するグランド基準と
してＭＶＧＮＤ２を供給する。検出増幅器２６はセル２
２とセル２４に＊ＢＭロ■丁２イ言号をまた出力する。

信号＊ＭＡＧ口ＩＴ２が低の電圧であるために検出増幅
器２６によって列２０のいずれかのセルが２進の「１」
であると検出されたなら、＊ＢＭＨＩＴ２信号はアクテ
ィブすなわち真である。　ＢＭＨＩＴ２は＊ＭＡＧＨＩ
Ｔ２と同＊じ論理状態でバッファされた信号である。セル２２は信
号ＥＮＣＡＲＯ２を出力し、もし５ＥＬＥＣＴＯが真で
あり、格納されたビットＢＩＴＯ２が２進の「１」であ
ったか、または＊ＢＭＨＩＴ２が「偽」のいずれかであ
れば、このＥＮＣＡＲＯ２は「真」であり、その他の場
合には「偽」である。すなわち、ＥＮＣＡＲＯ２・　５ＥＬＥＣＴＯ・　（ＢＩＴＯ２＋
　　”ＢＨＨＩＴ２）セル２４は信号ＥＮＣ八Ｒへ２を
出力し、もし５ＥＬＥＣＴＩが真であり、格納されたビ
ットＢＩＴ１２が２進の「１」であるか、または＊ＢＭ
口ＩＴ２が「偽」であるかのいずれかであれば、このＥ
ＮＣＡＲ１２は「真」であり、その他の場合、これは「
偽」である。すなわち、ＥＮＣＡＲ１２＝　５ＥＬＥＣＴＩ　・（ＢＩＴ１２　
＋　　ＢＨＨＩＴ２）列３０の場合、セル３２がＥＮＣ
ＡＲＯ２をイネーブル信号として受信し、＊ＭＡＧＩ（
Ｉ　Ｔｏ　１を出力線３８に出力し、もしイネーブルさ
れるなら格納されたビットが２進の「１」であるか否か
を表わす。セル３２は信号ＥＮＣＡＲＯｌを出力し、も
しＥＮＣＡＲＯ２が「真」であり格納されたビットが２
進の「１」であるか、または＊ＢＭ口ＩＴ１が「偽」で
あるかのいずれかであれば、このＥＮＣＡＲＯｌは「真
」であり、その他の場合、これは「偽」である。セル３
４はＥＮＣＡＲ１２をイネーブル信号として受信し、＊
ＭＡＧ口ｌＴ１１を出力線３８に出力し、もしイネーブ
ルされるなら、格納されたビットが２進の「１」である
か否かを表わす。セル３４は信号ＥＮＣＡＲｌｌを出力
し、もしＥＮＣＡＲ１２が「真」であり、格納されたビ
ットが２進の「１」であったか、または＊ＢＭ日ＩＴ１
が「偽」であるかのいずれかであれば、このＥＮＣＡＲ
ｌｌは「真」であり、その他の場合、これは「偽」であ
る。

列４０の場合、セル４２がＥＮＣＡＲＯｌをイネーブル
信号として受信し、＊ＭＡＧ口ＩＴＯＯを出力線４８に
出力し、もしイネーブルされるなら、格納されたビット
が２進の「１」であるか否かを表わす。セル４２は信号
ＰＲＩＯＲＩＴＹＯを出力し、もしＥＮＣＡＲＯＩが「
真」であり、格納されたビットが２進の「１」であるか
、または＊ＢＭＨＩＴＯが「偽」であるかのいずれかで
あれば、このＰＲｌ０ＲＩＴＹＯは「真」であり、その
他の場合、これは「偽」である。セル４４はＥＮＣＡＲ
ｌｌをイネーブル信号として受信し、＊ＭＡＧＨＩＴ１
０を出力線４８に出力し、もしイネーブルされるなら、
格納されたビットが２進の「１」であるか否かを表わす
。セル４４は信号ＰＲＩＯＲＩＴＹｌを出力し、もしＥ
ＮＣＡＲｌｌが「真」であり、格納されたビットが２進
の「１」であったか、または＊ＢＭＨＩＴＯが「偽」で
あるかのいずれかであれば、このＰＲＩ　ＯＲＩＴＹｌ
は「真」であり、その他の場合、これは「偽」である。

ＰＲＩＯＲＩＴＹＯとＰＲＩＯＲＩＴＹｌが設定された
場合、これらは、それぞれ行１２と行１４の関連するレ
ジスタに最高値が見出だされたことを表わす。もし行１
２と行１４のレジスタが同じ値を有すれば、ＰＲＩＯＲ
ＩＴＹＯとＰＲＩＯＲＩＴＹＩの両信号が設定される。

・２進大小比較動作は非同明的に進行され、回路を介し
た伝達遅延によってのみ制限され、いずれのクロック信
号にも依存しない。キャリー実行信号とワイヤードＯＲ
信号のフローから、２進大小比較器は本発明に従って任
意の数の行および列によって構成することができ、回路
の技術上の制限のみが条件となることが明らかである。

例えば、ワイヤードＯＲ信号が接続される出力線がその
行に含まれる２進大小比較器セルの駆動能力を越えて出
力線のインピーダンスを増加させる場合に、行数の制限
が生じる。

第２図は、第１図のセル２２の概略図である。

セル２２はセル２４，３２，３４．４２および４４と同
じ回路であるが、入力信号を受信し出力信号を出力する
点のみがこれと異なる。セル２２はデータ格納部６０．
出力駆動部７０およびキャリー実行部８０によって構成
される。データ格納部６０はＮチャンネル・トランジス
タ６２．Ｎチャンネル・トランジスタ６４．インバータ
６６およびインバータ６８によって構成される。出力駆
動部７０はＮチャンネル・トランジスタ７２およびＮチ
ャンネル・トランジスタ７４によって構成される。キャ
リー実行部８０はＡＮＤゲート部８２およびＯＲゲート
８８によって構成される。ＡＮＤゲート部８２はインバ
ータ８４およびＮＡＮＤゲート８６によって構成される
。

データ格納部６０において、トランジスタ６２は信号Ｄ
ＡＴＡに接続されたドレイン、信号ＷＯＲＤに接続され
たゲートおよびソースを有する。

トランジスタ６４はトレイン、ＷＯＲＤに接続されたゲ
ートおよび信号＊Ｄ八へＡに接続されたソースを有する
。インバータ６６はトランジスタ６４のドレインに接続
された入力端子およびトランジスタ６２のソースに接続
された出力端子を有し、信ＱＢＩＴＯ２を供給する。イ
ンバータ６８はインバータ６６の出力端子に接続された
入力端子およびインバータ６６の入力端子に接続された
出力端子を有し、信号＊ＢＩＴＯ２を供給する。

出力駆動部７０において、トランジスタ７２は出力線２
８に接続され、そこに＊ＭＡＧ日ＩＴＯ２を出力するド
レイン、５ＥＬＥＣＴＯを受信するゲートおよびソース
を有する。トランジスタ７４はトランジスタ７２のソー
スに接続されたドレイン、インバータ６６の出力端子に
接続された信号ＢＩＴＯ２を受信するゲートおよびＭＶ
ＧＮＤ２に接続されたソースを有する。キャリー実行部
８０において、ＯＲゲート８８はインバータ６６の出力
端子に接続され、信＠ＢＩＴＯ２を受信する第１入力端
子、信号＊ＢＭＨＩＴ２を受信する第２入力端子および
出力端子を有する。ＮＡＮＤゲート８６はＯＲゲート８
８の出力端子に接続された第１入力端子、信＠５ＥＬＥ
ＣＴＯを受信する第２入力端子および出力端子を有する
。インバータ８４はＮＡＮＤゲート８６の出力端子に接
続された入力端子およびＥＮＣＡＲＯ２を出力する出力
端子を有する。

動作としては、もし信＠５ＥＬＦＣＴＯによってイネー
ブルされたならば、セル２２はＢＩ丁０２が２進「１」
であるか否かを表わす信号＊ＭＡＧＨＩＴＯ２を出力す
る。さらに、イネーブルされた場合、ＢＩＴＯ２が２進
の「１」であるか、または＊ＢＭ口ＩＴ２が「偽」であ
るかのいずれかであることを表わすためにセル２２はキ
ャリー信＠ＥＮＣＡＲＯ２を出力し、これは第１図の列
２０において動作されたいずれのセルも、動作されたセ
ルのデータ格納部に２進「１」を有しないことを表わす
。ＷＯＲＤ信号がデータ格納部を選択すると考える。書
き込みモードの場合、ＤＡＴＡおよび＊ＤＡＴＡ信号は
格納するべきデータを供給する補数信号であり、ＤＡＴ
Ａおよび＊ＤＡＴＡはインバータ６６．６８に打ち勝つ
のに十分な強さで駆動され、これらのインバータはＢＩ
ＴＯ２および＊ＢＩＴＯ２の場合比較的弱く駆動される
。ＷＯＲＤ信号がデータ格納部６０を書き込みモードに
した場合、インバータ６６．６８はＤＡＴＡおよび＊Ｄ
ＡＴＡによって与えられた新しいデータ値をラッチする
。インバータ６６の出力端子は出力駆動部７０とキャリ
ー実行部８０にＢＩＴＯ２を出力する。データ格納部６
０は、ざらにインバータ６６によって与えられる読取り
モードを有する。しかしこの読取りモードはオプション
であり、どのようにセル２２が動作するかには影響しな
い。書き込みモードを有し、格納されたビットを出力す
る他の形態のデータ格納部を使用することができること
は明らかである。

出力駆動部７０はＢＩＴＯ２，イネーブル信号５ＥＬＥ
ＣＴＯおよびグランド信＠ＭＶＧＮＤ２を受信し、これ
に応答して出力線２８に信＠＊ＭＡＧＨＩＴＯ２を出力
する。＊Ｍ八へｌ−（ＩＴＯ２とは、＊ＭＡＧＩ−（Ｉ
ＴＯ２の電圧がＭＶＧＮＤ２に比較して低の電圧の場合
、「真」であり、＊ＭＡＧＨＩＴＯ２が高インピーダン
ス状態で駆動された場合、「偽」となる信号である。Ｍ
ＶＧＮＤ２は＊ＭＡＧ目ＩＴＯ２が基準としている負電
源端子またはグランド電圧端子を与える。もし５ＥＬＥ
ＣＴＯとＢＩＴＯ２の両信号が高の電圧であれば、トラ
ンジスタ７２とトランジスタ７４はいずれも導通し＊Ｍ
ＡＧＨＩＴｏ２をＭＶＧＮＤ２に接続し、低すなわら非
活性信号を出力する。その他の場合、＊ＭＡＧ口ＩＴＯ
２は高インピーダンス状態に保持される。＊ＭＡＧ口Ｉ
ＴＯ２を発生するこのような方法によって、列を構成す
る幾つかのセルはそれらの出力信号をワイヤードＯＲの
形で出力線２８に共に結合できる。必要なのは、＊ＭＡ
ＧＨＩＴ２を出力するために、検出増幅器２６が出力線
２８にプル・アップ機構を設けることだけである。

キャリー実行部８０において、ＯＲゲート８８はＢＩＴ
Ｏ２と帰還信＠＊ＢＭＨＩＴ２に対して論理ＯＲ機能を
実行する。ＡＮＤゲート部８２のＮＡＮＤゲート８６と
インバータ８４はＯＲゲート８８の出力を受信し、ＯＲ
ゲート８８の出力とイネーブル信＠５ＥＬＥＣＴＯとの
間で一体となりＡＮＤ動作を実行し、キャリー実行信号
ＥＮＣＡＲＯ２を出力する。本実施例の場合、ＡＮＤ機
能を行うためＮＡＮＤゲートとインバータを使用したが
、他の方法でもよい。もしセル２２がアレーの中で最も
右端のセルであるならば、ＥＮＣＡＲＯ２は代わりにＰ
ＲＩＯＲＩＴＹＯと呼ばれ第１図の行１２が最高値を有
するか否かを示す。

他の実施例の場合、第１図の比較器１０はレジスタの最
低値を決定するために使用することができる。ＢＩＴＯ
２の代わりに＊ＢＩＴＯ２を出力するインバータ６８の
出力端子はトランジスタ７４のゲートおよびＯＲゲート
８８の第１入力端子に供給できる。さらに、ＢＩＴＭＡ
Ｇ２、ＢｒＴＭＡＧｌ、およびＢＩＴＭＡＧＯはレジス
タの最低値を表わすために反転されなければならない。

ここで第１図の２進大小比較器１０は、連続する列すな
わちビット位置の間にクロックを必要とせず非同期的に
比較を行うことによってレジスタに格納された値の比較
を高速に実行することが理解されるであろう。ざらに、
第２図のセル２２のような比較器セルを使用する第１図
の比較器１０は、任意のビット長のレジスタを有し、実
質的に再設計する必要のない任意の寸法に拡張すること
でかきる。

本発明は好適な実施例に沿って説明されたが、本発明は
種々の方法で変形され、上で特定して説゛明した以外の
多くの実施例を含むことが可能であることを当業者は理
解している。したがって、特許請求の範囲は、本発明の
真の精神と範囲に含まれる全ての変形を包含することを
意図する。

【図面の簡単な説明】

第１図は、本発明による２進大小比較器のブロック図で
ある。第２図は、第１図の２進大小比較器に使用する２進大小
比較器セルの部分概略図である。１０・１２・１４・１６・２０゜２２゜２４゜２６・２８・３６・３８・４６・４８・６０・６２゜６６゜・・２進大小比較器、・・第１．レジスタ、・・第２レジスタ、・・検出増幅器、３０．４０・・・列、３２．４２・・・第１レジスタの論理セル、３４．４４
・・・第２レジスタの論理セル、・・列２０の検出増幅
器、・・列２０の出力線、・・列３０の検出増幅器、・・列３０の出力線、・・列４０の検出増幅器、・・列４０の出力線、・・データ格納部、６４・・・Ｎチャンネル・トランジスタ６８．８４・・
・インバータ、７０・７２゜８０・８２・８６・８８・出力駆動部、・・・Ｎチャンネル・トランジスタキャリー実行部、ＡＮＤゲート部、ＮＡＮＤゲート、ＯＲゲート。

Claims

【特許請求の範囲】

（１）入力イネーブル信号に応答してデータ出力信号を
所定の論理状態と比較する２進大小比較器セルにおいて
、前記２進大小比較器セルは：所定の期間データ入力信
号の論理状態に応答してデータ出力信号を出力するデー
タ格納手段；前記データ格納手段に結合され、入力イネ
ーブル信号、データ出力信号および帰還信号を受信し、
キャリー実行信号を出力するキャリー実行手段であつて
、前記入力イネーブル信号によつて２進大小比較が実行
され、前記キャリー実行信号が入力イネーブル信号、デ
ータ出力信号および帰還信号の所定の論理値に応答して
出力される前記キャリー実行手段：およびデータ格納手段に結合され、データ出力信号および入力
イネーブル信号を受信するとともに比較出力信号を出力
する出力駆動手段であって、前記比較出力信号が入力イ
ネーブル信号およびデータ出力信号の所定の論理値に応
答して出力される前記出力駆動手段；によつて構成されることを特徴とする２進大小比較器セ
ル。
（２）前記キャリー実行手段は、入力イネーブル信号お
よびデータ出力信号と帰還信号とのいずれかが第１論理
状態である場合、第１論理状態で前記キャリー実行信号
を出力し、前記出力駆動手段は、入力イネーブル信号お
よびデータ出力信号が第１論理状態である場合、第２論
理状態で前記比較出力信号を出力し、他の場合は、高イ
ンピーダンス状態で出力することを特徴とする請求項１
記載の２進大小比較器セル。
（３）前記キャリー実行手段は：データ出力信号および帰還信号を受信し、データ出力信
号と帰還信号の論理和に等しい論理状態を有する中間出
力信号を出力するＯＲゲート手段；およびＯＲゲート手段に結合され、前記ＯＲゲート手段の入力
イネーブル信号と中間出力信号とを受信し、入力イネー
ブル信号と中間信号の論理積に等しい論理状態を有する
キャリー出力信号を出力するＡＮＤゲート手段；によって構成されることを特徴とする請求項２記載の２
進大小比較器セル。
（４）前記出力駆動手段は：比較出力信号を出力する第１電流電極、入力イネーブル
信号に結合された制御電極および第２電流電極を有する
第１トランジスタ；および第１トランジスタの第２電流電極に結合された第１電流
電極、データ出力信号に結合された制御電極および負の
電圧電源端子に結合された第２電流電極を有する第２ト
ランジスタ；によつて構成されることを特徴とする請求項２記載の２
進大小比較器セル。
（５）複数の選択信号を受信し、複数の第１出力信号と
複数の第２出力信号を出力するために、最上位列と最下
位列を含む複数の列によつて構成される２進大小比較器
であって、前記複数の列の各々が複数の入力イネーブル
信号を受信し、前記複数の第１出力信号の１つを出力す
ると共に複数のキャリー実行信号を出力する前記２進大
小比較器において、前記各列は：前記複数の第１出力信号の１つの信号を各列の相互接続
線の電圧に応答して出力する検出増幅器；および複数の２進大小比較器セルであって、前記複数の２進大
小比較器セルの各々は前記複数の入力イネーブル信号の
１つを受信し、前記複数のキャリー実行信号の１つを出
力すると共に、各列に関連するメモリ・ビットの論理状
態に応答して前記相互接続線に電圧を供給する前記複数
の２進大小比較器セル；によって構成され、ここで最下位列を除く全ての列に対して、１つの列の複
数のキャリー実行信号が次の最上位列の複数の入力イネ
ーブル信号を出力し、前記複数の選択信号は最上位列に
対して複数の入力イネーブル信号を出力し、最下位列の
キャリー実行信号が複数の第２出力信号を形成すること
を特徴とする２進大小比較器セル。
（６）最上位列と最下位列を含む複数の行と複数の列を
有する２進大小比較器において、前記２進大小比較器は
：比較器セルの複数の行と複数の列であつて、前記複数の
比較器セルの各々がデータ・ビットを格納し、前記デー
タ・ビットは第１論理状態または第２論理状態のいずれ
かであり、前記格納されたデータ・ビットおよび入力イ
ネーブル信号がそれぞれ第２論理状態である場合、第１
論理状態の第１出力信号を出力し、その他の場合には、
高インピーダンス状態の第１出力信号を出力し、前記格
納されたデータ・ビットまたは帰還信号のいずれかが第
２論理状態であり、入力実行信号が第２論理状態である
場合、第２論理状態のキャリー実行ビットを出力し、そ
の他の場合には、第１論理状態のキャリー実行ビットを
出力する前記比較器セルの複数の行と複数の列：および複数の比較器セルに結合され、前記複数の比較器セルの
各々からの第１出力信号を受信し、第２出力信号を出力
し、第１出力信号が全て第１論理状態であれば、第２論
理状態で帰還信号を出力する検出増幅器手段であつて、
前記第２出力信号のビットは、前記複数の列の各々と関
連し、もしある列に存在する前記複数の比較器セルのい
ずれかが第１論理状態であれば、第２論理状態で出力さ
れ、その他の場合には、第１論理状態で出力される前記
検出増幅器手段；によって構成され、ここで最下位列を
除く全ての列に対して列の複数のキャリー実行信号は複
数の次の最上位列の複数の入力イネーブル信号を出力し
、最上位列を除く全ての列に対して当該列の複数の入力
イネーブル信号が次の最下位列の複数のキャリー実行信
号によって形成され、最上位列の複数の入力イネーブル
信号が複数の選択信号によつて形成されることを特徴と
する２進大小比較器。
（７）最上位列と最下位列を含む複数の行と複数の列と
を有するメモリ・セルのアレーであって、各メモリ・セ
ルが前記複数の行の１つと前記複数の列の１つとの交点
に位置し、複数の行の少なくとも１つの選択された行の
中で最大の２進値を決定する方法は：少なくとも１つの行内の最上位列にあるメモリ・セルを
イネーブルすることによって少なくとも１つの行を選択
する段階；メモリ・セルに格納されたビットを第１論理状態と比較
する段階；各列のイネーブルされたメモリ・セルのいずれかに格納
されたビットが第１論理状態である場合、各列に対して
第１出力信号を第１論理状態で出力する段階；イネーブルされたメモリ・セルに格納されたビットが第
１論理値であるか、または列のイネーブルされていない
メモリ・セルが第１論理値である場合、イネーブルされ
たメモリ・セルの対応する行の次の最上位列にあるメモ
リ・セルをイネーブルする段階；格納されたビットを比較する前記段階を連続して実行し
、第１信号を出力し、最下位列までの各列に対してメモ
リ・セルをイネーブルする段階；および複数の第２出力信号を出力する段階であって、前記複数
の出力信号の各々は前記複数の行の１つと関連し、最下
位列にある対応するメモリ・セルがイネーブルされ対応
するメモリ・セルに格納されたビットが第１論理状態に
ある場合、または最下位列にある他のイネーブルされな
いメモリ・セルが第１論理状態にある場合、前記複数の
第２出力信号の各々は第１論理状態であり、その他の場
合には、第２論理状態である前記段階；によつて構成さ
れることを特徴とする方法。