JP3123132B2 - エンベロープ発生装置 - Google Patents
エンベロープ発生装置Info
- Publication number
- JP3123132B2 JP3123132B2 JP03190852A JP19085291A JP3123132B2 JP 3123132 B2 JP3123132 B2 JP 3123132B2 JP 03190852 A JP03190852 A JP 03190852A JP 19085291 A JP19085291 A JP 19085291A JP 3123132 B2 JP3123132 B2 JP 3123132B2
- Authority
- JP
- Japan
- Prior art keywords
- value
- envelope
- output
- data
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrophonic Musical Instruments (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、鍵盤等の操作に伴って
電子楽器から発生する楽音等の音量や音質を制御するエ
ンベロープ発生装置に関する。
電子楽器から発生する楽音等の音量や音質を制御するエ
ンベロープ発生装置に関する。
【０００２】
【従来の技術】従来の一般的なエンベロープ発生装置と
しては、図１２及び図１３に示した制御を実行するもの
が一般的に知られている。すなわち、エンベロープは操
作子が操作開始してからレベルが最大値になるまでのア
タックと、この最大値から持続音のレベルに至るまでデ
ィケイと、前記持続音のレベルであるサステイン、及び
操作終了してからレベル０に至るまでのリリースとから
構成されている。このエンベロープを前記エンベロープ
発生装置により生成する際には、アタック、ディケイ、
サステイン、リリースに対応する各ステップ１，２，
３，４ごとに目標値であるレベルＡ，Ｂ，Ｃ，Ｄと、図
１３に示した変化速度であるレートとを記憶しておき、
一定時間ごとにレートに基づき累算を行った値と、前記
レベルとを比較する。
しては、図１２及び図１３に示した制御を実行するもの
が一般的に知られている。すなわち、エンベロープは操
作子が操作開始してからレベルが最大値になるまでのア
タックと、この最大値から持続音のレベルに至るまでデ
ィケイと、前記持続音のレベルであるサステイン、及び
操作終了してからレベル０に至るまでのリリースとから
構成されている。このエンベロープを前記エンベロープ
発生装置により生成する際には、アタック、ディケイ、
サステイン、リリースに対応する各ステップ１，２，
３，４ごとに目標値であるレベルＡ，Ｂ，Ｃ，Ｄと、図
１３に示した変化速度であるレートとを記憶しておき、
一定時間ごとにレートに基づき累算を行った値と、前記
レベルとを比較する。
【０００３】つまり、例えばエンベロープのアタック部
分を生成するに際しては、アタックに対応するステップ
のレートとレベルとを読み出し、このレートにて累算を
行った値によりアタック部分を生成し、この累算した値
が当該ステップのレベルであるＡに達したとき、次のデ
ィケイに対応するステップのレートとレベルＢとを読み
出す。以下同様にして、対応するステップのレートとレ
ベルとを読み出し、このレートにて累算を行った値によ
りエンベロープの対応する各部分を生成し、この累算し
た値が当該ステップのレベルに達したとき、次のステッ
プに対応するエンベロープの各部分を生成する。
分を生成するに際しては、アタックに対応するステップ
のレートとレベルとを読み出し、このレートにて累算を
行った値によりアタック部分を生成し、この累算した値
が当該ステップのレベルであるＡに達したとき、次のデ
ィケイに対応するステップのレートとレベルＢとを読み
出す。以下同様にして、対応するステップのレートとレ
ベルとを読み出し、このレートにて累算を行った値によ
りエンベロープの対応する各部分を生成し、この累算し
た値が当該ステップのレベルに達したとき、次のステッ
プに対応するエンベロープの各部分を生成する。
【０００４】このように従来の一般的なエンベロープ発
生装置おいては、リリース部分が単一のステップ（ステ
ップ４のみ）により構成されているが、今日においては
図１４に示したようにリリース部分に関しては複数の対
応するステップ４とステップ５とによりエンベロープを
発生させるエンベロープ発生装置が出現するに至ってい
る。かかるエンベロープ発生装置によれば、サステイン
からリリースの終了まで複数段の速度にて減衰させつつ
楽音を制御することができ、これにより複雑な減衰特性
の楽音を発生させることができるものである。
生装置おいては、リリース部分が単一のステップ（ステ
ップ４のみ）により構成されているが、今日においては
図１４に示したようにリリース部分に関しては複数の対
応するステップ４とステップ５とによりエンベロープを
発生させるエンベロープ発生装置が出現するに至ってい
る。かかるエンベロープ発生装置によれば、サステイン
からリリースの終了まで複数段の速度にて減衰させつつ
楽音を制御することができ、これにより複雑な減衰特性
の楽音を発生させることができるものである。
【０００５】
【発明が解決しようとする課題】しかしながら、エンベ
ロープにおいてサステインの終端は操作終了した時点で
あって、この時点で次のリリース部分に対応するステッ
プ４のレートとレベルとが読み出されて、該レートとレ
ベルとによりリリース部分の生成が行われる。したがっ
て、図１５に示したように操作開始から操作終了するま
での時間が長いと、サステイン部分が減衰してしまうこ
とから、該サステインの最終値Ｃがリリース部分の第１
ステップ（ステップ４）のレベルＤより小さくなってし
まう場合が生ずる。このため、操作終了後ステップ４の
レートとレベルに従ってリリース部分の生成を行うと、
図示したようにステップ４においてレベルＣから該レベ
ルＣより高いレベルＤに向かう波形部分Ｕが生ずる。し
たがって、このエンベロープに基づいて発生する楽音は
減衰途中で操作終了と同時に再び音量が増大するものと
なり、不自然な減衰特性となって聴感上の違和感が生じ
てしまうものであった。
ロープにおいてサステインの終端は操作終了した時点で
あって、この時点で次のリリース部分に対応するステッ
プ４のレートとレベルとが読み出されて、該レートとレ
ベルとによりリリース部分の生成が行われる。したがっ
て、図１５に示したように操作開始から操作終了するま
での時間が長いと、サステイン部分が減衰してしまうこ
とから、該サステインの最終値Ｃがリリース部分の第１
ステップ（ステップ４）のレベルＤより小さくなってし
まう場合が生ずる。このため、操作終了後ステップ４の
レートとレベルに従ってリリース部分の生成を行うと、
図示したようにステップ４においてレベルＣから該レベ
ルＣより高いレベルＤに向かう波形部分Ｕが生ずる。し
たがって、このエンベロープに基づいて発生する楽音は
減衰途中で操作終了と同時に再び音量が増大するものと
なり、不自然な減衰特性となって聴感上の違和感が生じ
てしまうものであった。
【０００６】本発明は、このような従来の課題に鑑みて
なされたものであり、操作開始から終了までの時間に左
右されることなく、サステインからリリースに亙って違
和感のない減衰特性が得られるようにしたエンベロープ
発生装置を提供することを目的とするものである。
なされたものであり、操作開始から終了までの時間に左
右されることなく、サステインからリリースに亙って違
和感のない減衰特性が得られるようにしたエンベロープ
発生装置を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に、本発明の一構成例にあっては、エンベロープ波形を
形成する連続した各ステップの目標値であるレベルデー
タと変化速度を示すレートデータとを予め定められた順
序にて記憶した記憶手段と、操作手段と、該操作手段の
操作開始及び操作終了に応答して前記記憶手段から対応
するステップのレベルデータとレートデータとを順次読
み出す読出手段と、該読出手段により読み出されたステ
ップのレートデータに基づき一定時間毎に累算を実行
し、その累算値を各ステップに対応するエンベロープ波
形を形成するためのエンベロープ出力値として出力する
とともに、前記累算値が当該ステップのレベルデータの
値を超えたとき次のステップのレベルデータとレートデ
ータの読み出しを前記読出手段に指示するエンベロープ
出力手段と、前記操作終了時に、前記エンベロープ出力
手段から出力されているエンベロープ出力値と前記次の
ステップのレベルデータの値とを比較する比較手段と、
該比較手段により、前記エンベロープ出力値が前記レベ
ルデータの値より小さいと判断されたとき、さらに次の
ステップのレベルデータと前記エンベロープ出力値との
比較を前記比較手段に指示するとともに、前記エンベロ
ープ出力値が前記レベルデータの値より大きいと判断さ
れたとき、当該ステップのレベルデータとレートデータ
の読み出しを前記読出手段に指示する読出制御手段と、
を設けてある。さらに、本発明の他の構成例にあって
は、エンベロープ波形を形成する連続した各ステップの
目標値であるレベルデータと変化速度を示すレートデー
タとを予め定められた順序にて記憶した記憶手段と、操
作手段と、該操作手段の操作開始及び操作終了に応答し
て前記記憶手段から対応するステップのレベルデータと
レートデータとを順次読み出す読出手段と、該読出手段
により読み出されたステップのレートデータに基づき一
定時間毎に累算を実行し、その累算値を各ステップに対
応するエンベロープ波形を形成するためのエンベロープ
出力値として出力するとともに、前記累算値が当該ステ
ップのレベルデータの値を超えたとき次のステップのレ
ベルデータとレートデータの読み出しを前記読出手段に
指示するエンベロープ出力手段と、前記操作終了時に、
前記エンベロープ出力手段から出力さ れているエンベロ
ープ出力値と前記次のステップのレベルデータの値とを
比較する比較手段と、該比較手段による比較結果に応じ
て前記次のステップを省略するか否かを決定し、前記読
出手段に指示する読出制御手段と、を設けてある。
に、本発明の一構成例にあっては、エンベロープ波形を
形成する連続した各ステップの目標値であるレベルデー
タと変化速度を示すレートデータとを予め定められた順
序にて記憶した記憶手段と、操作手段と、該操作手段の
操作開始及び操作終了に応答して前記記憶手段から対応
するステップのレベルデータとレートデータとを順次読
み出す読出手段と、該読出手段により読み出されたステ
ップのレートデータに基づき一定時間毎に累算を実行
し、その累算値を各ステップに対応するエンベロープ波
形を形成するためのエンベロープ出力値として出力する
とともに、前記累算値が当該ステップのレベルデータの
値を超えたとき次のステップのレベルデータとレートデ
ータの読み出しを前記読出手段に指示するエンベロープ
出力手段と、前記操作終了時に、前記エンベロープ出力
手段から出力されているエンベロープ出力値と前記次の
ステップのレベルデータの値とを比較する比較手段と、
該比較手段により、前記エンベロープ出力値が前記レベ
ルデータの値より小さいと判断されたとき、さらに次の
ステップのレベルデータと前記エンベロープ出力値との
比較を前記比較手段に指示するとともに、前記エンベロ
ープ出力値が前記レベルデータの値より大きいと判断さ
れたとき、当該ステップのレベルデータとレートデータ
の読み出しを前記読出手段に指示する読出制御手段と、
を設けてある。さらに、本発明の他の構成例にあって
は、エンベロープ波形を形成する連続した各ステップの
目標値であるレベルデータと変化速度を示すレートデー
タとを予め定められた順序にて記憶した記憶手段と、操
作手段と、該操作手段の操作開始及び操作終了に応答し
て前記記憶手段から対応するステップのレベルデータと
レートデータとを順次読み出す読出手段と、該読出手段
により読み出されたステップのレートデータに基づき一
定時間毎に累算を実行し、その累算値を各ステップに対
応するエンベロープ波形を形成するためのエンベロープ
出力値として出力するとともに、前記累算値が当該ステ
ップのレベルデータの値を超えたとき次のステップのレ
ベルデータとレートデータの読み出しを前記読出手段に
指示するエンベロープ出力手段と、前記操作終了時に、
前記エンベロープ出力手段から出力さ れているエンベロ
ープ出力値と前記次のステップのレベルデータの値とを
比較する比較手段と、該比較手段による比較結果に応じ
て前記次のステップを省略するか否かを決定し、前記読
出手段に指示する読出制御手段と、を設けてある。
【０００８】
【作用】前記構成において、操作子の操作が開始される
とこれと同時にエンベロープ波形のアタック部分に対応
するステップのレベルデータとレートデータとが読み出
され、該レートデータに基づき一定時間間隔で累算が行
われるとともに、その累算値がエンベロープ出力値とし
て出力され、該エンベロープ出力値によりエンベロープ
波形のアタック部分が形成される。また、このアタック
部分を形成しているエンベロープ出力値としての前記累
算値が前記ステップのレベルデータの値を超えると、次
のステップ、つまりディケイ部分に対応するステップの
レートデータが読み出される。そして、該レートデータ
に基づき累算が行われるとともに、その累算値がエンベ
ロープ出力値として出力され、該エンベロープ出力値に
よりエンベロープ波形のディケイ部分が形成される。さ
らに、このディケイ部分を形成しているエンベロープ出
力値としての前記累算値が前記ステップのレベルデータ
の値を超えると、次のステップ、つまりサステイン部分
に対応するステップのレートデータが読み出され、同様
にして累算値がエンベロープ出力値として出力される。
とこれと同時にエンベロープ波形のアタック部分に対応
するステップのレベルデータとレートデータとが読み出
され、該レートデータに基づき一定時間間隔で累算が行
われるとともに、その累算値がエンベロープ出力値とし
て出力され、該エンベロープ出力値によりエンベロープ
波形のアタック部分が形成される。また、このアタック
部分を形成しているエンベロープ出力値としての前記累
算値が前記ステップのレベルデータの値を超えると、次
のステップ、つまりディケイ部分に対応するステップの
レートデータが読み出される。そして、該レートデータ
に基づき累算が行われるとともに、その累算値がエンベ
ロープ出力値として出力され、該エンベロープ出力値に
よりエンベロープ波形のディケイ部分が形成される。さ
らに、このディケイ部分を形成しているエンベロープ出
力値としての前記累算値が前記ステップのレベルデータ
の値を超えると、次のステップ、つまりサステイン部分
に対応するステップのレートデータが読み出され、同様
にして累算値がエンベロープ出力値として出力される。
【０００９】そして、操作終了の時点におけるエンベロ
ープ出力値と、次のステップつまりリリース部分に対応
する最初のステップのレベルデータとが比較され、前記
エンベロープ出力値が前記レベルデータよりも小さいと
きには、当該レベルデータに対応するステップを省略す
るようにし、リリース部分を構成する更に次のステップ
のレベルデータと前記エンベロープ出力値との比較が行
われる。そして、リリース部分を構成するステップのレ
ベルデータの方が前記エンベロープ出力値より小さくな
ったとき、このステップのレベルデータとレートデータ
とが読み出され、前述と同様にして累算値がエンベロー
プ出力値として順次出力され、該エンベロープ出力値に
よりエンベロープ波形のリリース部分が形成される。
ープ出力値と、次のステップつまりリリース部分に対応
する最初のステップのレベルデータとが比較され、前記
エンベロープ出力値が前記レベルデータよりも小さいと
きには、当該レベルデータに対応するステップを省略す
るようにし、リリース部分を構成する更に次のステップ
のレベルデータと前記エンベロープ出力値との比較が行
われる。そして、リリース部分を構成するステップのレ
ベルデータの方が前記エンベロープ出力値より小さくな
ったとき、このステップのレベルデータとレートデータ
とが読み出され、前述と同様にして累算値がエンベロー
プ出力値として順次出力され、該エンベロープ出力値に
よりエンベロープ波形のリリース部分が形成される。
【００１０】
【実施例】以下、本発明のエンベロープ発生装置を電子
楽器に適用した場合の一実施例を図面に従って説明す
る。すなわち図１は、本実施例の全体的な回路構成を示
すものであり、ＣＰＵ１はＲＯＭ２に記憶されたプログ
ラム及びワーク用のＲＡＭ３に一時記憶されたデータ等
に基づき、後述するエンベロープ発生器処理等のこの電
子鍵盤楽器において必要となる全ての制御を実行する。
ＲＯＭ２には、前記プログラムとともに、図２に示した
ＬＥＶＥＬ（０）〜ＬＥＶＥＬ（５）までのレベルデー
タと、ＲＡＴＥ（０）〜ＲＡＴＥ（５）までのレイトデ
ータとが記憶されている。この各データは、図３に示し
たエンベロープ波形に対応する値であって、ＬＥＶＥＬ
（０）はＡ点の値、ＬＥＶＥＬ（１）はＢ点の値・・・
ＬＥＶＥＬ（５）はＦ点の値であって実数値は“０”で
ある。また、ＲＡＴＥ（０）はキーオンからＡ点までの
変化率つまり変化速度であって、ＲＡＴＥ（１）はＡ点
からＢ点の変化速度、・・・ＲＡＴＥ（５）はＥ点から
Ｆ点までの変化速度が各々記憶されている。また、前記
ＲＡＭ３には、図４に示したように、汎用のレジスタＡ
−ＲｅｇとＳＴＥＰレジスタとが用意されており、該Ｓ
ＴＥＰレジスタには図３に示したエンベロープ波形に対
応して設けられ０〜７までのステップの値が格納される
とともに、前記レジスタＡ−ＲｅｇにはこのＳＴＥＰレ
ジスタに格納されたステップに対応するレベルデータと
レイトデータの番号（０）〜（５）が格納される。
楽器に適用した場合の一実施例を図面に従って説明す
る。すなわち図１は、本実施例の全体的な回路構成を示
すものであり、ＣＰＵ１はＲＯＭ２に記憶されたプログ
ラム及びワーク用のＲＡＭ３に一時記憶されたデータ等
に基づき、後述するエンベロープ発生器処理等のこの電
子鍵盤楽器において必要となる全ての制御を実行する。
ＲＯＭ２には、前記プログラムとともに、図２に示した
ＬＥＶＥＬ（０）〜ＬＥＶＥＬ（５）までのレベルデー
タと、ＲＡＴＥ（０）〜ＲＡＴＥ（５）までのレイトデ
ータとが記憶されている。この各データは、図３に示し
たエンベロープ波形に対応する値であって、ＬＥＶＥＬ
（０）はＡ点の値、ＬＥＶＥＬ（１）はＢ点の値・・・
ＬＥＶＥＬ（５）はＦ点の値であって実数値は“０”で
ある。また、ＲＡＴＥ（０）はキーオンからＡ点までの
変化率つまり変化速度であって、ＲＡＴＥ（１）はＡ点
からＢ点の変化速度、・・・ＲＡＴＥ（５）はＥ点から
Ｆ点までの変化速度が各々記憶されている。また、前記
ＲＡＭ３には、図４に示したように、汎用のレジスタＡ
−ＲｅｇとＳＴＥＰレジスタとが用意されており、該Ｓ
ＴＥＰレジスタには図３に示したエンベロープ波形に対
応して設けられ０〜７までのステップの値が格納される
とともに、前記レジスタＡ−ＲｅｇにはこのＳＴＥＰレ
ジスタに格納されたステップに対応するレベルデータと
レイトデータの番号（０）〜（５）が格納される。
【００１１】また、前記ＣＰＵ１の入力端及び出力端に
おいて、ＡＲＶにはエンベロープ出力値がレベルデータ
の値に達したことを示す信号がエンベロープ発生器５か
ら入力され、ＷＴからはエンベロープ発生器５、ＲＡＭ
３、及び音源６への書き込み信号が出力される。また、
ＲＤからはエンベロープ発生器５、鍵盤４、ＲＡＭ３、
及びＲＯＭ２に読み出し信号が出力され、Ａによりエン
ベロープ発生器５、ＲＡＭ３、ＲＯＭ２、及び音源６に
アドレスデータの転送が行われるとともに、Ｄによりエ
ンベロープ発生器５から音源６までに各々必要となるデ
ータの転送が行われる。前記鍵盤４からは、キーオン、
キーオフ及びキーデータ（音高）が読み込まれ、前記音
源６は転送されたキーデータとエンベロープ出力値に基
づき楽音信号を生成し、該楽音信号はアンプ及びスピー
カ等により構成される発音回路７を介して外部に放音さ
れる。
おいて、ＡＲＶにはエンベロープ出力値がレベルデータ
の値に達したことを示す信号がエンベロープ発生器５か
ら入力され、ＷＴからはエンベロープ発生器５、ＲＡＭ
３、及び音源６への書き込み信号が出力される。また、
ＲＤからはエンベロープ発生器５、鍵盤４、ＲＡＭ３、
及びＲＯＭ２に読み出し信号が出力され、Ａによりエン
ベロープ発生器５、ＲＡＭ３、ＲＯＭ２、及び音源６に
アドレスデータの転送が行われるとともに、Ｄによりエ
ンベロープ発生器５から音源６までに各々必要となるデ
ータの転送が行われる。前記鍵盤４からは、キーオン、
キーオフ及びキーデータ（音高）が読み込まれ、前記音
源６は転送されたキーデータとエンベロープ出力値に基
づき楽音信号を生成し、該楽音信号はアンプ及びスピー
カ等により構成される発音回路７を介して外部に放音さ
れる。
【００１２】図５は、前記エンベロープ発生器５の構成
を示す回路図であって、ＩＯポート８はＣＰＵ１から入
力端ＲＤに与えられる出力が“１”のとき入力可能とな
り、このとき入出力端Ｄには、ＣＰＵ１から１ステップ
分のレートデータ及びレベルデータが入力される。この
レートデータとレートデータとはＩＯポート８の出力端
Ｏから、ＷＴ＝０で書き込み可能となる第１ＲＡＭ９に
入力され、該第１ＲＡＭ９におい入力端Ａに入力される
Ａｄｒによって指定されるアドレスに書き込まれる。こ
の第１ＲＡＭ９に書き込まれたレベルデータは、出力端
０１から第１比較器１０の入力端Ｂに与えられるととも
に、第２比較器１１の入力端Ｂに与えられ、さらにスイ
ッチ１２の接点ｂに与えられる。
を示す回路図であって、ＩＯポート８はＣＰＵ１から入
力端ＲＤに与えられる出力が“１”のとき入力可能とな
り、このとき入出力端Ｄには、ＣＰＵ１から１ステップ
分のレートデータ及びレベルデータが入力される。この
レートデータとレートデータとはＩＯポート８の出力端
Ｏから、ＷＴ＝０で書き込み可能となる第１ＲＡＭ９に
入力され、該第１ＲＡＭ９におい入力端Ａに入力される
Ａｄｒによって指定されるアドレスに書き込まれる。こ
の第１ＲＡＭ９に書き込まれたレベルデータは、出力端
０１から第１比較器１０の入力端Ｂに与えられるととも
に、第２比較器１１の入力端Ｂに与えられ、さらにスイ
ッチ１２の接点ｂに与えられる。
【００１３】一方、第２ＲＡＭ１３は入力端ＷＴに入力
される信号が“０”のとき書き込み可能な状態となっ
て、入力端Ａに入力されるＡｄｒによって示されるアド
レスに入力端Ｉに入力されたデータを書き込む。前記第
２ＲＡＭ１３の入力端ＷＴには、ＮＯＴ回路１５を介し
てクロックパルスＣＫ１が入力され、また、この第２Ｒ
ＡＭ１３の出力端Ｏからは、前記第１比較器１０の入力
端Ａと加減算器１４の入力端Ａにデータが出力される。
前記第１比較器１０は、各入力端Ａ，Ｂからの入力がＡ
＝Ｂであるとき“１”を出力する出力端ＥＱと、Ａ＞Ｂ
であるとき“１”を出力する出力端Ａ＞Ｂとを有し、前
記出力端ＥＱからの出力は、第１ＯＲ回路１６の一方の
入力として与えられる。また、前記出力端Ａ＞Ｂの出力
は、前記加減算器１４の入力端ＳＵＢと、第１ＡＮＤ回
路１７及び第２ＡＮＤ回路１８の一方の入力端に与えら
れる。前記加減算器１４は、入力端ＳＵＢへの入力が
“１”のとき減算器として機能する一方、“０”のとき
加算器として機能し、入力端Ｂには前記第１ＲＡＭ９の
出力端０２から前記レートデータが入力され、さらに、
加減算器１４の出力端Ｏからは、前記第２比較器１１の
入力端Ａと前記スイッチ１２の他方の端子ｂに加算結果
あるいは減算結果が入力される。
される信号が“０”のとき書き込み可能な状態となっ
て、入力端Ａに入力されるＡｄｒによって示されるアド
レスに入力端Ｉに入力されたデータを書き込む。前記第
２ＲＡＭ１３の入力端ＷＴには、ＮＯＴ回路１５を介し
てクロックパルスＣＫ１が入力され、また、この第２Ｒ
ＡＭ１３の出力端Ｏからは、前記第１比較器１０の入力
端Ａと加減算器１４の入力端Ａにデータが出力される。
前記第１比較器１０は、各入力端Ａ，Ｂからの入力がＡ
＝Ｂであるとき“１”を出力する出力端ＥＱと、Ａ＞Ｂ
であるとき“１”を出力する出力端Ａ＞Ｂとを有し、前
記出力端ＥＱからの出力は、第１ＯＲ回路１６の一方の
入力として与えられる。また、前記出力端Ａ＞Ｂの出力
は、前記加減算器１４の入力端ＳＵＢと、第１ＡＮＤ回
路１７及び第２ＡＮＤ回路１８の一方の入力端に与えら
れる。前記加減算器１４は、入力端ＳＵＢへの入力が
“１”のとき減算器として機能する一方、“０”のとき
加算器として機能し、入力端Ｂには前記第１ＲＡＭ９の
出力端０２から前記レートデータが入力され、さらに、
加減算器１４の出力端Ｏからは、前記第２比較器１１の
入力端Ａと前記スイッチ１２の他方の端子ｂに加算結果
あるいは減算結果が入力される。
【００１４】前記第２比較器１１は、入力端Ａ，Ｂから
の入力がＡ＞Ｂであるとき“１”を出力する出力端Ａ＞
Ｂと、Ｂ＞Ａであるとき“１”を出力する出力端Ｂ＞Ａ
とを有し、前記出力端Ａ＞Ｂの出力は前記第２ＡＮＤ回
路１８に、また、出力端Ｂ＞Ａの出力は前記第１ＡＮＤ
回路１７に与えられる。この両ＡＮＤ回路１７，１８の
出力は、第２ＯＲ回路１９に与えられ、該第２ＯＲ回路
１９の出力は前記第１ＯＲ回路１６に与えられる。そし
て、該第１ＯＲ回路１６の出力はＣＰＵ１のＡＲＶに入
力されるとともに、この出力により前記スイッチ１２は
駆動される。つまり、第１ＯＲ回路１６の出力が“０”
である場合には、スイッチ１２は図示した接点ａ側と導
通した状態を維持し、よって加減算器１４の出力がスイ
ッチ１２を介して前記ＩＯポート８の入力端Ｉと２相Ｆ
／Ｆ２０、及び前記第２ＲＡＭ１３の入力端Ｉに与えら
れる。また、前記第１ＯＲ回路１６の出力が“１”とな
った場合には、スイッチ１２が接点ｂ側に切り換え動作
し、よって、第１ＲＡＭ９の出力端０１からのレベルデ
ータがスイッチ１２を介して、前記ＩＯポート８の入力
端Ｉと２相Ｆ／Ｆ２０、及び前記第２ＲＡＭ１３の入力
端Ｉに与えられる。また、前記２相Ｆ／Ｆ２０には、ク
ロックパルスＣＫ１，ＣＫ２が入力されており、該クロ
ックパルスＣＫ１，ＣＫ２と前記Ａｄｒとの出力タイミ
ングは、図６に示したようＡｄｒとＣＫ２とは同期し、
ＣＫ１はＣＫ２の出力タイミングに対して１／２周期ず
れた出力タイミングに設定されている。
の入力がＡ＞Ｂであるとき“１”を出力する出力端Ａ＞
Ｂと、Ｂ＞Ａであるとき“１”を出力する出力端Ｂ＞Ａ
とを有し、前記出力端Ａ＞Ｂの出力は前記第２ＡＮＤ回
路１８に、また、出力端Ｂ＞Ａの出力は前記第１ＡＮＤ
回路１７に与えられる。この両ＡＮＤ回路１７，１８の
出力は、第２ＯＲ回路１９に与えられ、該第２ＯＲ回路
１９の出力は前記第１ＯＲ回路１６に与えられる。そし
て、該第１ＯＲ回路１６の出力はＣＰＵ１のＡＲＶに入
力されるとともに、この出力により前記スイッチ１２は
駆動される。つまり、第１ＯＲ回路１６の出力が“０”
である場合には、スイッチ１２は図示した接点ａ側と導
通した状態を維持し、よって加減算器１４の出力がスイ
ッチ１２を介して前記ＩＯポート８の入力端Ｉと２相Ｆ
／Ｆ２０、及び前記第２ＲＡＭ１３の入力端Ｉに与えら
れる。また、前記第１ＯＲ回路１６の出力が“１”とな
った場合には、スイッチ１２が接点ｂ側に切り換え動作
し、よって、第１ＲＡＭ９の出力端０１からのレベルデ
ータがスイッチ１２を介して、前記ＩＯポート８の入力
端Ｉと２相Ｆ／Ｆ２０、及び前記第２ＲＡＭ１３の入力
端Ｉに与えられる。また、前記２相Ｆ／Ｆ２０には、ク
ロックパルスＣＫ１，ＣＫ２が入力されており、該クロ
ックパルスＣＫ１，ＣＫ２と前記Ａｄｒとの出力タイミ
ングは、図６に示したようＡｄｒとＣＫ２とは同期し、
ＣＫ１はＣＫ２の出力タイミングに対して１／２周期ず
れた出力タイミングに設定されている。
【００１５】次に、以上の構成にかかる本実施例の動作
について、図７以下に示したフローチャートにしたがっ
て説明する。すなわち、図７に示したフローチャート
は、図示しないメインルーチンに押鍵があったときに割
り込んで実行され、先ず前記ＳＴＥＰレジスタに“１”
を格納し（ＳＡ１）、引き続きエンベロープ発生器制御
（ＳＡ２）を実行する。このエンベロープ発生器制御
は、図８に示したフローチャートに従って実行され、前
記ＳＴＥＰレジスタの内容に対応するレベル、レートの
番号をＡ−Ｒｅｇに転送する（ＳＢ１）。つまり、この
ＳＢ１においては、ＳＴＥＰが“０”〜“７”である場
合に応じて、Ａ−Ｒｅｇには各ＳＴＥＰに対応する番号
（５）（０）・・・（４）（５）が転送され、このＡ−
Ｒｅｇに転送される番号（０）〜（５）は、図２に示し
た６種類のＬＥＶＥＬ（０）〜（５）及びＲＡＴＥ
（０）〜（５）に対応している。
について、図７以下に示したフローチャートにしたがっ
て説明する。すなわち、図７に示したフローチャート
は、図示しないメインルーチンに押鍵があったときに割
り込んで実行され、先ず前記ＳＴＥＰレジスタに“１”
を格納し（ＳＡ１）、引き続きエンベロープ発生器制御
（ＳＡ２）を実行する。このエンベロープ発生器制御
は、図８に示したフローチャートに従って実行され、前
記ＳＴＥＰレジスタの内容に対応するレベル、レートの
番号をＡ−Ｒｅｇに転送する（ＳＢ１）。つまり、この
ＳＢ１においては、ＳＴＥＰが“０”〜“７”である場
合に応じて、Ａ−Ｒｅｇには各ＳＴＥＰに対応する番号
（５）（０）・・・（４）（５）が転送され、このＡ−
Ｒｅｇに転送される番号（０）〜（５）は、図２に示し
た６種類のＬＥＶＥＬ（０）〜（５）及びＲＡＴＥ
（０）〜（５）に対応している。
【００１６】そして、各ＳＴＥＰに対応する番号（０）
〜（５）をＡ−Ｒｅｇに転送した後、ＲＤから“１”を
出力させ（ＳＢ２）、これにより図５に示したエンベロ
ープ発生器５のＩＯポート８は入力可能な状態となる。
引き続き、エンベロープ発生器５にＬＥＶＥＬ（Ａ−Ｒ
ｅｇ）とＲＡＴＥ（Ａ−Ｒｅｇ）とを転送するとともに
（ＳＢ３）、ＷＴにパルスを発生させ（ＳＢ４）、これ
により第１ＲＡＭ９は書き込み可能な状態となる。した
がって、前述のようにＳＴＥＰレジスタに“１”が格納
されてたとすると、Ａ−Ｒｅｇの番号は（０）であるこ
とから、ＬＥＶＥＬ（０）とＲＡＴＥ（０）とが入力端
Ｄを介してＩＯポート８に入力され、第１ＲＡＭ９にお
いてＡｄｒによって示されるアドレスに書き込まれる。
〜（５）をＡ−Ｒｅｇに転送した後、ＲＤから“１”を
出力させ（ＳＢ２）、これにより図５に示したエンベロ
ープ発生器５のＩＯポート８は入力可能な状態となる。
引き続き、エンベロープ発生器５にＬＥＶＥＬ（Ａ−Ｒ
ｅｇ）とＲＡＴＥ（Ａ−Ｒｅｇ）とを転送するとともに
（ＳＢ３）、ＷＴにパルスを発生させ（ＳＢ４）、これ
により第１ＲＡＭ９は書き込み可能な状態となる。した
がって、前述のようにＳＴＥＰレジスタに“１”が格納
されてたとすると、Ａ−Ｒｅｇの番号は（０）であるこ
とから、ＬＥＶＥＬ（０）とＲＡＴＥ（０）とが入力端
Ｄを介してＩＯポート８に入力され、第１ＲＡＭ９にお
いてＡｄｒによって示されるアドレスに書き込まれる。
【００１７】この第１ＲＡＭ９に書き込まれたＬＥＶＥ
Ｌは出力端０１から第１比較器１０の入力端Ｂと第２比
較器１１の入力端Ｂ、及びスイッチ１２の一方の端子ｂ
に与えられ、ＲＡＴＥは出力端０２から加減算器１４の
入力端Ｂに与えられる。このとき、第２ＲＡＭ１３は後
述するようにエンベロープの現在値を保持しており、こ
の現在値は第１比較器１０の入力端Ａに与えられてい
る。したがって、ＲＡＴＥが＋であるＳＴＥＰ＝１の処
理を行っている場合のように、現在値より目標値（ＬＥ
ＶＥＬ）が大きい場合には、第１比較器１０において入
力端Ａ，Ｂの関係は、Ｂ＞Ａであることから、この第１
比較器１０の両出力端ＥＱ，Ａ＞Ｂは共に“０”とな
る。
Ｌは出力端０１から第１比較器１０の入力端Ｂと第２比
較器１１の入力端Ｂ、及びスイッチ１２の一方の端子ｂ
に与えられ、ＲＡＴＥは出力端０２から加減算器１４の
入力端Ｂに与えられる。このとき、第２ＲＡＭ１３は後
述するようにエンベロープの現在値を保持しており、こ
の現在値は第１比較器１０の入力端Ａに与えられてい
る。したがって、ＲＡＴＥが＋であるＳＴＥＰ＝１の処
理を行っている場合のように、現在値より目標値（ＬＥ
ＶＥＬ）が大きい場合には、第１比較器１０において入
力端Ａ，Ｂの関係は、Ｂ＞Ａであることから、この第１
比較器１０の両出力端ＥＱ，Ａ＞Ｂは共に“０”とな
る。
【００１８】よって、加減算器１４のＳＵＢ入力は
“０”となって、該加減算器１４は加算器として機能す
る。このため、加減算器１４においては第２ＲＡＭ１３
から入力端Ａに入力される現在値に、入力端Ｂに入力さ
れたＲＡＴＥを加算して、この加算結果を第２比較器１
１の入力端Ａとスイッチ１２の端子ａに出力する。する
と、第２比較器１１においては、入力端Ａに入力された
前記加算結果と入力端Ｂに入力された今実行されている
ステップの目標値であるＬＥＶＥＬとを比較し、加算結
果が目標値（ＬＥＶＥＬ）に上昇到達していなければ、
出力端Ｂ＞Ａから“１”を第１ＡＮＤ回路１７に出力す
る。しかし、第１ＡＮＤ回路１７の他方の入力は“０”
であることから、該第１ＡＮＤ回路１７の出力は“０”
である。また、第２ＡＮＤ回路１８の出力の“０”であ
ることから、第２ＯＲ回路１９及び第１ＯＲ回路１６の
出力も“０”となり、その結果、スイッチ１２は接点ａ
と接触した状態を維持する。
“０”となって、該加減算器１４は加算器として機能す
る。このため、加減算器１４においては第２ＲＡＭ１３
から入力端Ａに入力される現在値に、入力端Ｂに入力さ
れたＲＡＴＥを加算して、この加算結果を第２比較器１
１の入力端Ａとスイッチ１２の端子ａに出力する。する
と、第２比較器１１においては、入力端Ａに入力された
前記加算結果と入力端Ｂに入力された今実行されている
ステップの目標値であるＬＥＶＥＬとを比較し、加算結
果が目標値（ＬＥＶＥＬ）に上昇到達していなければ、
出力端Ｂ＞Ａから“１”を第１ＡＮＤ回路１７に出力す
る。しかし、第１ＡＮＤ回路１７の他方の入力は“０”
であることから、該第１ＡＮＤ回路１７の出力は“０”
である。また、第２ＡＮＤ回路１８の出力の“０”であ
ることから、第２ＯＲ回路１９及び第１ＯＲ回路１６の
出力も“０”となり、その結果、スイッチ１２は接点ａ
と接触した状態を維持する。
【００１９】つまり、スイッチ１２が接点ａと接触して
いる状態においては、加減算器１４の出力が、スイッチ
１２を介して第２ＲＡＭ１３に入力されるとともに、２
相Ｆ／Ｆ２０を介してＣＰＵ１の入力端Ｄに入力され
る。そして、第２ＲＡＭ１３においては、加減算器１４
の出力をＣＫ１のタイミングで現在値として書き込むと
ともに、この現在値を第１比較器１０の入力端Ａと加減
算器１４の入力端Ａとに出力する。したがって、ＲＡＴ
Ｅが＋である値をステップの処理を行っている場合にお
いて、目標値（ＬＥＶＥＬ）＞現在値の状態が続く限
り、スイッチ１２を介して第２ＲＡＭ１３には加減算器
１４の加算結果である現在値が入力される。
いる状態においては、加減算器１４の出力が、スイッチ
１２を介して第２ＲＡＭ１３に入力されるとともに、２
相Ｆ／Ｆ２０を介してＣＰＵ１の入力端Ｄに入力され
る。そして、第２ＲＡＭ１３においては、加減算器１４
の出力をＣＫ１のタイミングで現在値として書き込むと
ともに、この現在値を第１比較器１０の入力端Ａと加減
算器１４の入力端Ａとに出力する。したがって、ＲＡＴ
Ｅが＋である値をステップの処理を行っている場合にお
いて、目標値（ＬＥＶＥＬ）＞現在値の状態が続く限
り、スイッチ１２を介して第２ＲＡＭ１３には加減算器
１４の加算結果である現在値が入力される。
【００２０】そして、現在値が目標値（ＬＥＶＥＬ）に
到達すると、第１比較器１０においてＡ＝Ｂとなり、該
第１比較器１０の出力端ＥＱから“１”が出力される。
すると、第１ＯＲ回路１６の出力が“１”となって、ス
イッチ１２が接点ｂと導通し、第２ＲＡＭ１３には今回
のＬＥＶＥＬが書き込まれ、また、ＡＲＶ＝１となりＣ
ＰＵ１に次のステップのＬＥＶＥＬとＲＡＴＥを要求す
る。
到達すると、第１比較器１０においてＡ＝Ｂとなり、該
第１比較器１０の出力端ＥＱから“１”が出力される。
すると、第１ＯＲ回路１６の出力が“１”となって、ス
イッチ１２が接点ｂと導通し、第２ＲＡＭ１３には今回
のＬＥＶＥＬが書き込まれ、また、ＡＲＶ＝１となりＣ
ＰＵ１に次のステップのＬＥＶＥＬとＲＡＴＥを要求す
る。
【００２１】また、Ａ＝Ｂとなることなく加減算器１４
の加算し過ぎにより、現在値が目標値をオーバーした場
合には、第２比較器１１においてＡ＞Ｂとなることか
ら、第２ＡＮＤ回路１８の出力が“１”となって、第
１、第２各ＯＲ回路１６，１９の出力が“１”となり、
前述と同様にスイッチ１２が接点ｂと接触し、第２ＲＡ
Ｍ１３には今回のＬＥＶＥＬが書き込まれ、また、ＡＲ
Ｖ＝１となりＣＰＵ１に次のステップのＬＥＶＥＬとＲ
ＡＴＥを要求する。
の加算し過ぎにより、現在値が目標値をオーバーした場
合には、第２比較器１１においてＡ＞Ｂとなることか
ら、第２ＡＮＤ回路１８の出力が“１”となって、第
１、第２各ＯＲ回路１６，１９の出力が“１”となり、
前述と同様にスイッチ１２が接点ｂと接触し、第２ＲＡ
Ｍ１３には今回のＬＥＶＥＬが書き込まれ、また、ＡＲ
Ｖ＝１となりＣＰＵ１に次のステップのＬＥＶＥＬとＲ
ＡＴＥを要求する。
【００２２】すると、ＣＰＵ１はＡＲＶ＝１となること
により、図９に示したフローチャートの実行を開始し、
現在のステップがＳＴＥＰ＝０であるか否かを判別する
（ＳＣ１）。この判別がＹＥＳであって、現在のステッ
プがＳＴＥＰ＝０であれば、既にアタックからリリース
までのエンベロープ波形の形成は終了していることか
ら、そのままリターンする。また、前記判別がＮＯであ
ればＳＣ２〜ＳＣ８の各ステップにおいて、前の判別が
ＮＯであった場合に順次判別を行い、現在ＳＴＥＰ＝１
であった場合にはＳＴＥＰアドレスに“２”をセットし
（ＳＣ１０）、ＳＴＥＰ＝２であった場合には“３”を
セット（ＳＣ１１）して、各々図８をもって既説したエ
ンベロープ発生器制御を実行する（ＳＣ１３）。
により、図９に示したフローチャートの実行を開始し、
現在のステップがＳＴＥＰ＝０であるか否かを判別する
（ＳＣ１）。この判別がＹＥＳであって、現在のステッ
プがＳＴＥＰ＝０であれば、既にアタックからリリース
までのエンベロープ波形の形成は終了していることか
ら、そのままリターンする。また、前記判別がＮＯであ
ればＳＣ２〜ＳＣ８の各ステップにおいて、前の判別が
ＮＯであった場合に順次判別を行い、現在ＳＴＥＰ＝１
であった場合にはＳＴＥＰアドレスに“２”をセットし
（ＳＣ１０）、ＳＴＥＰ＝２であった場合には“３”を
セット（ＳＣ１１）して、各々図８をもって既説したエ
ンベロープ発生器制御を実行する（ＳＣ１３）。
【００２３】したがって、例えば現在ＳＴＥＰ＝１であ
ったとすると、ＳＴＥＰレジスタには“２”がセットさ
れて、図８に示したエンベロープ発生器制御が実行され
る。このとき、エンベロープ波形はＳＴＥＰ＝１が終了
していることにより、その現在値はＳＴＥＰ＝１の目標
値であるＬＥＶＥＬ（０）となっている（図３のＡ
点）。したがって、このＳＴＥＰ＝１に対応する目標値
［ＬＥＶＥＬ（１）］が第１比較器１０に入力される
と、現在値＞目標値であることからＡ＞Ｂとなって、第
１比較器の出力端Ａ＞Ｂから“１”が出力される。よっ
て、加減算器１４は減算器として機能し、現在値からＲ
ＡＴＥを減算して出力する。
ったとすると、ＳＴＥＰレジスタには“２”がセットさ
れて、図８に示したエンベロープ発生器制御が実行され
る。このとき、エンベロープ波形はＳＴＥＰ＝１が終了
していることにより、その現在値はＳＴＥＰ＝１の目標
値であるＬＥＶＥＬ（０）となっている（図３のＡ
点）。したがって、このＳＴＥＰ＝１に対応する目標値
［ＬＥＶＥＬ（１）］が第１比較器１０に入力される
と、現在値＞目標値であることからＡ＞Ｂとなって、第
１比較器の出力端Ａ＞Ｂから“１”が出力される。よっ
て、加減算器１４は減算器として機能し、現在値からＲ
ＡＴＥを減算して出力する。
【００２４】そして、この減算が行われることにより、
現在値＝目標値となると、第１比較器１０の出力端ＥＱ
から“１”が出力され、第１ＯＲ回路１６から“１”が
出力されることにより、ＡＲＶ＝１となってＣＰＵ１に
次のステップのＬＥＶＥＬとＲＡＴＥを要求する。ま
た、この減算している状態において加減算器１４の減算
し過ぎにより目標値＞現在値となると、第２比較器１１
においてＢ＞Ａとなって、出力端Ｂ＞Ａから“１”が出
力されこれにより第１ＡＮＤ回路１７から“１”が出力
され、その結果第１ＯＲ回路１６から“１”が出力され
ることにより、ＡＲＶ＝１となってＣＰＵ１に次のステ
ップのＬＥＶＥＬとＲＡＴＥを要求する。
現在値＝目標値となると、第１比較器１０の出力端ＥＱ
から“１”が出力され、第１ＯＲ回路１６から“１”が
出力されることにより、ＡＲＶ＝１となってＣＰＵ１に
次のステップのＬＥＶＥＬとＲＡＴＥを要求する。ま
た、この減算している状態において加減算器１４の減算
し過ぎにより目標値＞現在値となると、第２比較器１１
においてＢ＞Ａとなって、出力端Ｂ＞Ａから“１”が出
力されこれにより第１ＡＮＤ回路１７から“１”が出力
され、その結果第１ＯＲ回路１６から“１”が出力され
ることにより、ＡＲＶ＝１となってＣＰＵ１に次のステ
ップのＬＥＶＥＬとＲＡＴＥを要求する。
【００２５】すると、前述したようにＣＰＵ１はＡＲＶ
＝１となることにより、図９に示したフローチャートの
実行を開始し、このフローチャートにおいて現在のステ
ップがＳＴＥＰ＝３であった場合には、ＳＣ４の判別が
ＹＥＳとなってＳＴＥＰレジスタに“４”がセットされ
るが（ＳＣ１４）、このＳＴＥＰ＝４は図３に示したよ
うにサステイン部であり、また、離鍵によりキーオフと
なるまで、エンベロープ発生器制御を実行することな
く、そのままの状態を継続する。
＝１となることにより、図９に示したフローチャートの
実行を開始し、このフローチャートにおいて現在のステ
ップがＳＴＥＰ＝３であった場合には、ＳＣ４の判別が
ＹＥＳとなってＳＴＥＰレジスタに“４”がセットされ
るが（ＳＣ１４）、このＳＴＥＰ＝４は図３に示したよ
うにサステイン部であり、また、離鍵によりキーオフと
なるまで、エンベロープ発生器制御を実行することな
く、そのままの状態を継続する。
【００２６】そして、離鍵を行うと図１０に示したフロ
ーチャートの実行が開始され、ＣＰＵ１の出力端ＲＤか
ら“０”が出力される（ＳＤ１）。これにより、図５に
示したエンベロープ発生器５のＩＯポート８は読み取り
可能な状態となり、ＣＰＵ１はエンベロープ発生器５か
らエンベロープ現在値を読み取る（ＳＤ２）。次に、こ
の読み取ったエンベロープ現在値が図３のＤ点に対応す
るＬＥＶＥＬ（３）より大きいか否かを判別する（ＳＤ
３）。この判別がＹＥＳであれば、現在値は目標値より
大きいことから、ＳＴＥＰ＝４に続いてＳＴＥＰ＝５を
実行しても現在値から目標値に向かってエンベロープ波
形が上昇するようなことはなく、減衰を継続する。した
がって、かかる場合にはレジスタＳＴＥＰに“５”をセ
ットして、ＳＴＥＰ＝５のＬＥＶＥＬ（３）とＲＡＴＥ
（３）によって、前述したエンベロープ発生器制御を実
行する（ＳＤ８）。
ーチャートの実行が開始され、ＣＰＵ１の出力端ＲＤか
ら“０”が出力される（ＳＤ１）。これにより、図５に
示したエンベロープ発生器５のＩＯポート８は読み取り
可能な状態となり、ＣＰＵ１はエンベロープ発生器５か
らエンベロープ現在値を読み取る（ＳＤ２）。次に、こ
の読み取ったエンベロープ現在値が図３のＤ点に対応す
るＬＥＶＥＬ（３）より大きいか否かを判別する（ＳＤ
３）。この判別がＹＥＳであれば、現在値は目標値より
大きいことから、ＳＴＥＰ＝４に続いてＳＴＥＰ＝５を
実行しても現在値から目標値に向かってエンベロープ波
形が上昇するようなことはなく、減衰を継続する。した
がって、かかる場合にはレジスタＳＴＥＰに“５”をセ
ットして、ＳＴＥＰ＝５のＬＥＶＥＬ（３）とＲＡＴＥ
（３）によって、前述したエンベロープ発生器制御を実
行する（ＳＤ８）。
【００２７】これに対し、ＳＤ３の判別がＮＯであっ
て、現在値がＬＥＶＥＬ（３）より小さい状態にある
と、仮にこの状態でＳＴＥＰ＝５を実行したとすると、
該ＳＴＥＰ＝５は図８に示したように、ＬＥＶＥＬ
（３）、ＲＡＴＥ（３）であることから、エンベロープ
波形は現在値からこれより高いＬＥＶＥＬ（３）に向か
って上昇する形態となる。よって、このエンベロープ波
形にしたがって発音回路７から楽音を発生させた場合
は、楽音は減衰途中で離鍵と同時に再び音量が増大する
こととなり、不自然な減衰特性となって聴感上の違和感
が生じてしまう。
て、現在値がＬＥＶＥＬ（３）より小さい状態にある
と、仮にこの状態でＳＴＥＰ＝５を実行したとすると、
該ＳＴＥＰ＝５は図８に示したように、ＬＥＶＥＬ
（３）、ＲＡＴＥ（３）であることから、エンベロープ
波形は現在値からこれより高いＬＥＶＥＬ（３）に向か
って上昇する形態となる。よって、このエンベロープ波
形にしたがって発音回路７から楽音を発生させた場合
は、楽音は減衰途中で離鍵と同時に再び音量が増大する
こととなり、不自然な減衰特性となって聴感上の違和感
が生じてしまう。
【００２８】そこで、ＳＤ３の判別がＮＯであって現在
値が次の目標値であるＬＥＶＥＬ（３）以下である場合
には、さらに現在値がＬＥＶＥＬ（４）より大きいか否
かを判別する（ＳＤ５）。そして、この判別がＹＥＳで
あって、現在値がＬＥＶＥＬ（４）より大きい場合に
は、ＳＴＥＰ＝６を実行しても現在値から目標値に向か
ってエンベロープ波形が上昇するようなことはない。よ
って、この場合にはＳＴＥＰ＝５を省略して、ＳＴＥＰ
＝４に続いてＳＴＥＰ＝６にてエンベロープ発生器制御
（ＳＤ８）を実行すれば、楽音は減衰途中で再び音量が
増大するようなことはなく、徐々に減衰する特性となっ
て、違和感の発生は未然に防止される。
値が次の目標値であるＬＥＶＥＬ（３）以下である場合
には、さらに現在値がＬＥＶＥＬ（４）より大きいか否
かを判別する（ＳＤ５）。そして、この判別がＹＥＳで
あって、現在値がＬＥＶＥＬ（４）より大きい場合に
は、ＳＴＥＰ＝６を実行しても現在値から目標値に向か
ってエンベロープ波形が上昇するようなことはない。よ
って、この場合にはＳＴＥＰ＝５を省略して、ＳＴＥＰ
＝４に続いてＳＴＥＰ＝６にてエンベロープ発生器制御
（ＳＤ８）を実行すれば、楽音は減衰途中で再び音量が
増大するようなことはなく、徐々に減衰する特性となっ
て、違和感の発生は未然に防止される。
【００２９】また、ＳＤ５の判別もＮＯであって、現在
値がＬＥＶＥＬ（４）以下である場合には、ＳＴＥＰ＝
５とＳＴＥＰ＝６とを省略し、ＳＴＥＰ＝４に続いてＳ
ＴＥＰ＝７にてエンベロープ発生器制御（ＳＤ８）を実
行する。このＳＴＥＰ＝７にあっては、図８に示したよ
うに、ＬＥＶＥＬ（５）であって、該ＬＥＶＥＬ（５）
は、図２に示したようにその目標値がＦ（＝０）である
ことから、現在値が如何なる値であっても目標値＝０に
向かってエンベロープ波形を発生させれば、該エンベロ
ープ波形が上昇することはない。よって、前述と同様に
楽音は減衰途中で再び音量が増大するようなことはな
く、徐々に減衰する特性となって、違和感のない減衰特
性が得られる。そして、この図１０に示したＳＤ７にて
ＳＴＥＰ＝７がセットされてエンベロープ発生器制御
（ＳＤ８）が完了すると、図９に示したＳＣ８の判別が
ＹＥＳとなって、レジスタＳＴＥＰに“０”がセットさ
れ（ＳＣ９）、キーオン前の待機状態となるのである。
値がＬＥＶＥＬ（４）以下である場合には、ＳＴＥＰ＝
５とＳＴＥＰ＝６とを省略し、ＳＴＥＰ＝４に続いてＳ
ＴＥＰ＝７にてエンベロープ発生器制御（ＳＤ８）を実
行する。このＳＴＥＰ＝７にあっては、図８に示したよ
うに、ＬＥＶＥＬ（５）であって、該ＬＥＶＥＬ（５）
は、図２に示したようにその目標値がＦ（＝０）である
ことから、現在値が如何なる値であっても目標値＝０に
向かってエンベロープ波形を発生させれば、該エンベロ
ープ波形が上昇することはない。よって、前述と同様に
楽音は減衰途中で再び音量が増大するようなことはな
く、徐々に減衰する特性となって、違和感のない減衰特
性が得られる。そして、この図１０に示したＳＤ７にて
ＳＴＥＰ＝７がセットされてエンベロープ発生器制御
（ＳＤ８）が完了すると、図９に示したＳＣ８の判別が
ＹＥＳとなって、レジスタＳＴＥＰに“０”がセットさ
れ（ＳＣ９）、キーオン前の待機状態となるのである。
【００３０】なお、前述した実施例においては、図３に
示したようにＳＴＥＰ＝１からＳＴＥＰ＝７までによっ
てエンベロープ波形が構成されるものを示したが、図１
１に示したエンベロープ波形に対しても本発明を適用す
ることは可能である。すなわち、このエンベロープ波形
はＳＴＥＰ＝１〜ＳＴＥＰ＝５までにより形成され、Ｓ
ＴＥＰ＝３のサステイン部分が押鍵から離鍵までの時間
に応じて徐々に低下している。この場合、離鍵を行った
際のＳＴＥＰ＝３の現在値とＳＴＥＰ＝４のＬＥＶＥＬ
（目標値）とを比較し、前記現在値が目標値より低い場
合にはＳＴＥＰ＝４を省略する。さらに、この現在値よ
り低い値をＬＥＶＥＬ（目標値）とするＳＴＥＰ＝５に
よりエンベロープ波形を発生させれば、同図に示したよ
うにＳＴＥＰ＝３からＳＴＥＰ＝５に徐々に低下する特
性のエンベロープ波形が得られ、前述した実施例と同様
に、楽音が減衰途中で再び音量が増大するようなことは
なく、徐々に減衰する特性となって、違和感のない減衰
特性が得られる。
示したようにＳＴＥＰ＝１からＳＴＥＰ＝７までによっ
てエンベロープ波形が構成されるものを示したが、図１
１に示したエンベロープ波形に対しても本発明を適用す
ることは可能である。すなわち、このエンベロープ波形
はＳＴＥＰ＝１〜ＳＴＥＰ＝５までにより形成され、Ｓ
ＴＥＰ＝３のサステイン部分が押鍵から離鍵までの時間
に応じて徐々に低下している。この場合、離鍵を行った
際のＳＴＥＰ＝３の現在値とＳＴＥＰ＝４のＬＥＶＥＬ
（目標値）とを比較し、前記現在値が目標値より低い場
合にはＳＴＥＰ＝４を省略する。さらに、この現在値よ
り低い値をＬＥＶＥＬ（目標値）とするＳＴＥＰ＝５に
よりエンベロープ波形を発生させれば、同図に示したよ
うにＳＴＥＰ＝３からＳＴＥＰ＝５に徐々に低下する特
性のエンベロープ波形が得られ、前述した実施例と同様
に、楽音が減衰途中で再び音量が増大するようなことは
なく、徐々に減衰する特性となって、違和感のない減衰
特性が得られる。
【００３１】
【発明の効果】以上説明したように本発明によれば、操
作子の操作終了時においては現在のエンベロープ出力値
よりも小さい値を目標値とするステップによりエンベロ
ープ波形を発生させることを可能にしたので、操作終了
時以降において現在値から目標値に向かってエンベロー
プ波形が上昇してしまうことが防止される。よって、操
作終了後楽音が減衰途中で再び音量が不自然に増大する
ようなことはなく、徐々に減衰する特性とすることがで
き、これにより聴感上の違和感のない減衰特性を得るこ
とが可能となる。
作子の操作終了時においては現在のエンベロープ出力値
よりも小さい値を目標値とするステップによりエンベロ
ープ波形を発生させることを可能にしたので、操作終了
時以降において現在値から目標値に向かってエンベロー
プ波形が上昇してしまうことが防止される。よって、操
作終了後楽音が減衰途中で再び音量が不自然に増大する
ようなことはなく、徐々に減衰する特性とすることがで
き、これにより聴感上の違和感のない減衰特性を得るこ
とが可能となる。
【図１】本発明の一実施例の全体構造を示すブロック図
である。
である。
【図２】同実施例のＲＯＭに記憶されたデータの内容を
示す模式図である。
示す模式図である。
【図３】同実施例のエンベロープ波形と各ＳＴＥＰとの
関係を示す説明図である。
関係を示す説明図である。
【図４】同実施例のＲＡＭに用意されたレジスタを示す
模式図である。
模式図である。
【図５】同実施例において用いられたエンベロープ発生
器の回路図である。
器の回路図である。
【図６】同実施例のＡｄｒ，ＣＫ１，ＣＫ２の出力タイ
ミングを示すタイムチャートである。
ミングを示すタイムチャートである。
【図７】同実施例のキーオン処理の内容を示すフローチ
ャートである。
ャートである。
【図８】同実施例のエンベロープ発生器制御の内容を示
すフローチャートである。
すフローチャートである。
【図９】同実施例のＡＲＶ＝１となったとき実行される
処理内容を示すフローチャートである。
処理内容を示すフローチャートである。
【図１０】同実施例のキーオフ処理の内容を示すフロー
チャートである。
チャートである。
【図１１】本発明よって発生するエンベロープ波形の一
例を示す波形図である。
例を示す波形図である。
【図１２】一般的なエンベロープ発生器により形成され
るエンベロープ波形の一例を示す波形図である。
るエンベロープ波形の一例を示す波形図である。
【図１３】同エンベロープ発生器の累算状態を示す模式
図である。
図である。
【図１４】リリースが複数のステップにより形成された
エンベロープ波形の波形図である。
エンベロープ波形の波形図である。
【図１５】リリース部分上昇変化したエンベロープ波形
の波形図である。
の波形図である。
１ ＣＰＵ ２ ＲＯＭ ３ ＲＡＭ ４ 鍵盤 ５ エンベロープ発生器 ９ 第１ＲＡＭ １０ 第１比較器 １１ 第２比較器 １３ 第２ＲＡＭ １４ 加減算器
Claims (2)
- 【請求項１】 エンベロープ波形を形成する連続した各
ステップの目標値であるレベルデータと変化速度を示す
レートデータとを予め定められた順序にて記憶した記憶
手段と、 操作手段と、該 操作手段の操作開始及び操作終了に応答して前記記憶
手段から対応するステップのレベルデータとレートデー
タとを順次読み出す読出手段と、 該読出手段により読み出されたステップのレートデータ
に基づき一定時間毎に累算を実行し、その累算値を各ス
テップに対応するエンベロープ波形を形成するためのエ
ンベロープ出力値として出力するとともに、前記累算値
が当該ステップのレベルデータの値を超えたとき次のス
テップのレベルデータとレートデータの読み出しを前記
読出手段に指示するエンベロープ出力手段と、 前記操作終了時に、前記エンベロープ出力手段から出力
されているエンベロープ出力値と前記次のステップのレ
ベルデータの値とを比較する比較手段と、 該比較手段により、前記エンベロープ出力値が前記レベ
ルデータの値より小さいと判断されたとき、さらに次の
ステップのレベルデータと前記エンベロープ出力値との
比較を前記比較手段に指示するとともに、前記エンベロ
ープ出力値が前記レベルデータの値より大きいと判断さ
れたとき、当該ステップのレベルデータとレートデータ
の読み出しを前記読出手段に指示する読出制御手段と、 を設けたことを特徴とするエンベロープ発生装置。 - 【請求項２】 エンベロープ波形を形成する連続した各
ステップの目標値であるレベルデータと変化速度を示す
レートデータとを予め定められた順序にて記憶した記憶
手段と、 操作手段と、 該操作手段の操作開始及び操作終了に応答して前記記憶
手段から対応するステップのレベルデータとレートデー
タとを順次読み出す読出手段と、 該読出手段により読み出されたステップのレートデータ
に基づき一定時間毎に累算を実行し、その累算値を各ス
テップに対応するエンベロープ波形を形成するためのエ
ンベロープ出力値として出力するとともに、前記累算値
が当該ステップ のレベルデータの値を超えたとき次のス
テップのレベルデータとレートデータの読み出しを前記
読出手段に指示するエンベロープ出力手段と、 前記操作終了時に、前記エンベロープ出力手段から出力
されているエンベロープ出力値と前記次のステップのレ
ベルデータの値とを比較する比較手段と、 該比較手段による比較結果に応じて前記次のステップを
省略するか否かを決定し、前記読出手段に指示する読出
制御手段と、 を設けたことを特徴とするエンベロープ発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03190852A JP3123132B2 (ja) | 1991-07-05 | 1991-07-05 | エンベロープ発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03190852A JP3123132B2 (ja) | 1991-07-05 | 1991-07-05 | エンベロープ発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0511759A JPH0511759A (ja) | 1993-01-22 |
| JP3123132B2 true JP3123132B2 (ja) | 2001-01-09 |
Family
ID=16264849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03190852A Expired - Fee Related JP3123132B2 (ja) | 1991-07-05 | 1991-07-05 | エンベロープ発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3123132B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015047119A (ja) * | 2013-08-30 | 2015-03-16 | グローブライド株式会社 | 保持部材 |
-
1991
- 1991-07-05 JP JP03190852A patent/JP3123132B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015047119A (ja) * | 2013-08-30 | 2015-03-16 | グローブライド株式会社 | 保持部材 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0511759A (ja) | 1993-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4025501B2 (ja) | 楽音発生装置 | |
| US5567900A (en) | Electronic tone generator system with CPU and DSP | |
| JP3123132B2 (ja) | エンベロープ発生装置 | |
| US5657466A (en) | Circuit for designating write and read address to provide a delay time in a sound system | |
| JPS6233599B2 (ja) | ||
| US5590364A (en) | Signal processing apparatus | |
| US5522010A (en) | Pitch control apparatus for setting coefficients for cross-fading operation in accordance with intervals between write address and a number of read addresses in a sampling cycle | |
| US5559298A (en) | Waveform read-out system for an electronic musical instrument | |
| JP2950461B2 (ja) | 楽音発生装置 | |
| JP3658826B2 (ja) | 楽音生成方法 | |
| US4227433A (en) | Electronic musical instruments | |
| JP3252296B2 (ja) | 波形データ出力装置 | |
| JP3139063B2 (ja) | エンベロープ発生装置 | |
| JP2626315B2 (ja) | 信号処理装置 | |
| JP3136735B2 (ja) | 効果付加装置 | |
| JP3138585B2 (ja) | 電子楽音発生装置 | |
| JP4254677B2 (ja) | 楽音発生装置および楽音発生処理のプログラム | |
| JP3018620B2 (ja) | 電子楽器 | |
| US5932826A (en) | Effect adder circuit with a coefficient smoothing circuit for an electronic musical instrument | |
| JP2939098B2 (ja) | 電子楽器 | |
| JPH03174592A (ja) | 電子楽器の音源回路 | |
| JP3588815B2 (ja) | 音源装置 | |
| JPH0740197B2 (ja) | 楽音発生装置 | |
| JP3288500B2 (ja) | 電子楽器の楽音発生装置 | |
| JPS63261395A (ja) | 電子楽器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081027 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091027 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091027 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |