JP3120551B2 - コード変換装置 - Google Patents
コード変換装置Info
- Publication number
- JP3120551B2 JP3120551B2 JP04085189A JP8518992A JP3120551B2 JP 3120551 B2 JP3120551 B2 JP 3120551B2 JP 04085189 A JP04085189 A JP 04085189A JP 8518992 A JP8518992 A JP 8518992A JP 3120551 B2 JP3120551 B2 JP 3120551B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- code
- digit
- decimal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Executing Machine-Instructions (AREA)
Description
【０００１】
【産業上の利用分野】本発明はコード変換装置に関する
ものであり、外部からシステムに入力されたアスキーコ
ード等を数値演算で用いるデータフォーマットに変換す
る際に使用される。ユーザインタフェースを含むシステ
ムの場合には比較的多用されるものであり、コード変換
速度はシステム性能に大きな影響を与えるものである。
ものであり、外部からシステムに入力されたアスキーコ
ード等を数値演算で用いるデータフォーマットに変換す
る際に使用される。ユーザインタフェースを含むシステ
ムの場合には比較的多用されるものであり、コード変換
速度はシステム性能に大きな影響を与えるものである。
【０００２】
【従来の技術】図５は従来のコード変換装置の構成図を
示すものであり、以下、１０進ｎ桁のアスキーコードデ
ータを２進データに変換する場合を例にして説明する。
アスキーコードは通常８ビットで表現され、数字データ
の場合は上位４ビットを除く下位４ビットがその数値を
示す１０進データ（ＢＣＤ）となる。
示すものであり、以下、１０進ｎ桁のアスキーコードデ
ータを２進データに変換する場合を例にして説明する。
アスキーコードは通常８ビットで表現され、数字データ
の場合は上位４ビットを除く下位４ビットがその数値を
示す１０進データ（ＢＣＤ）となる。
【０００３】図５において、１０はソフトウエアが提供
するアルゴリズムに基づき、アスキーコードからその下
位４ビットを切り出して、２進データに変換すべきＢＣ
Ｄを出力するＣＰＵ、２はＣＰＵ１０から出力されたＢ
ＣＤを保持するデータレジスタ、８はデータレジスタ２
に入力されるＢＣＤに対応して、ＣＰＵ１０から出力さ
れたアドレスを保持するアドレスレジスタ、６はデータ
レジスタ２からの出力をうけ、２進データに変換すべき
ｎ桁のＢＣＤ列を保持する１０進データレジスタ、９は
アドレスレジスタ８の内容に従ってデータレジスタ２の
１０進データレジスタ６への書込みを制御する書込み制
御レジスタ、７は１０進データレジスタ６に保持された
ｎ桁のＢＣＤ列を入力して２進変換を実行する１０進２
進変換装置である。
するアルゴリズムに基づき、アスキーコードからその下
位４ビットを切り出して、２進データに変換すべきＢＣ
Ｄを出力するＣＰＵ、２はＣＰＵ１０から出力されたＢ
ＣＤを保持するデータレジスタ、８はデータレジスタ２
に入力されるＢＣＤに対応して、ＣＰＵ１０から出力さ
れたアドレスを保持するアドレスレジスタ、６はデータ
レジスタ２からの出力をうけ、２進データに変換すべき
ｎ桁のＢＣＤ列を保持する１０進データレジスタ、９は
アドレスレジスタ８の内容に従ってデータレジスタ２の
１０進データレジスタ６への書込みを制御する書込み制
御レジスタ、７は１０進データレジスタ６に保持された
ｎ桁のＢＣＤ列を入力して２進変換を実行する１０進２
進変換装置である。
【０００４】以下、図５に従ってその動作を説明する。
図５における１０進２進変換装置７への入力データは各
桁の数値が４ビットで表現されるｎ桁のＢＣＤ列であ
る。このため１０進データレジスタ６にはｎ桁ＢＣＤ列
（４ｎビット）を設定する必要があるので、アスキーコ
ードから下位４ビットを切り出してｎ桁のＢＣＤ列を作
成しなければならない。そこでＣＰＵ１０が４ビットデ
ータを切り出し、その切り出した４ビットデータを連結
してＢＣＤ列を生成し、得られたＢＣＤ列をデータレジ
スタ２を通して１０進データレジスタ６に転送する。こ
のときＣＰＵ１０はそのデータバス幅に応じ、１０進デ
ータレジスタ６の最下位のビットから順にｎ桁のＢＣＤ
列が格納されるようにデータを出力するとともに、出力
するデータに対応するアドレスをアドレスレジスタ８に
指定することになる。そして１０進２進変換装置７で入
力されたｎ桁のＢＣＤ列を２進データへ変換する。
図５における１０進２進変換装置７への入力データは各
桁の数値が４ビットで表現されるｎ桁のＢＣＤ列であ
る。このため１０進データレジスタ６にはｎ桁ＢＣＤ列
（４ｎビット）を設定する必要があるので、アスキーコ
ードから下位４ビットを切り出してｎ桁のＢＣＤ列を作
成しなければならない。そこでＣＰＵ１０が４ビットデ
ータを切り出し、その切り出した４ビットデータを連結
してＢＣＤ列を生成し、得られたＢＣＤ列をデータレジ
スタ２を通して１０進データレジスタ６に転送する。こ
のときＣＰＵ１０はそのデータバス幅に応じ、１０進デ
ータレジスタ６の最下位のビットから順にｎ桁のＢＣＤ
列が格納されるようにデータを出力するとともに、出力
するデータに対応するアドレスをアドレスレジスタ８に
指定することになる。そして１０進２進変換装置７で入
力されたｎ桁のＢＣＤ列を２進データへ変換する。
【０００５】以上の操作を含めてコード変換の手順を以
下にまとめる。 (1)アスキーコード８ビットから下位４ビット（ＢＣ
Ｄ）を切り出し (2)切り出した４ビットデータ（ＢＣＤ）を連結してＢ
ＣＤ列を生成 (3)ＢＣＤ列の転送 → データレジスタ２に格納 (4)データバス幅に従って１０進データレジスタ６にデ
ータレジスタ２の内容を格納．ＢＣＤ列の全データの転
送が完了するまで(3)(4)操作を繰り返し実行 (5)１０進２進変換装置７において１０進データレジス
タ６の内容を２進データ変換
下にまとめる。 (1)アスキーコード８ビットから下位４ビット（ＢＣ
Ｄ）を切り出し (2)切り出した４ビットデータ（ＢＣＤ）を連結してＢ
ＣＤ列を生成 (3)ＢＣＤ列の転送 → データレジスタ２に格納 (4)データバス幅に従って１０進データレジスタ６にデ
ータレジスタ２の内容を格納．ＢＣＤ列の全データの転
送が完了するまで(3)(4)操作を繰り返し実行 (5)１０進２進変換装置７において１０進データレジス
タ６の内容を２進データ変換
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
のコード変換装置においては、アスキーコードの切り出
しや連結などの操作をＣＰＵ１０がソフトウェアにより
実行していたため、ＣＰＵの負担が大きくなりその処理
時間は非常に大きなものとなるという問題点があった。
のコード変換装置においては、アスキーコードの切り出
しや連結などの操作をＣＰＵ１０がソフトウェアにより
実行していたため、ＣＰＵの負担が大きくなりその処理
時間は非常に大きなものとなるという問題点があった。
【０００７】そこで本発明は、アスキーコードデータ列
に付加されたデータ列の終端を示す完了コードを利用す
ることによって、アスキーコードからのデータの切り出
しや連結等の操作をハードウエアにより実現し、ＣＰＵ
の負担を軽くすることによりコード変換を高速に実行で
きるコード変換装置を提供することを目的とする。
に付加されたデータ列の終端を示す完了コードを利用す
ることによって、アスキーコードからのデータの切り出
しや連結等の操作をハードウエアにより実現し、ＣＰＵ
の負担を軽くすることによりコード変換を高速に実行で
きるコード変換装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
本発明のコード変換装置は、第１のコードにより表現さ
れた複数桁のデータ列に、そのデータ列の終端を示す完
了コードデータを前記データ列の最後に付加したもの
を、その上位側から予め定められた桁数ごとに順次転送
するＣＰＵと、前記ＣＰＵから転送される所定の桁数の
データを格納する第１のデータレジスタと、前記第１の
データレジスタから所定の桁数ごとに順次出力されるデ
ータ列から完了コードデータを検出する完了コード認識
装置と、前記ＣＰＵから前記第１のデータレジスタへ転
送される前記データ列の転送順序を記憶する順序レジス
タと、前記第１のデータレジスタから順次出力されるデ
ータ列の上位側の桁から順に、各桁の予め定められた位
置にあるデータを部分的に取り出して出力するデータア
ライナと、前記順序レジスタの内容を参照して前記デー
タアライナから取り出されるデータの前記第２のレジス
タに書き込む位置を指定するアライナ制御装置と、前記
データアライナにより取り出されたデータ列を、その上
位側の格納位置から前記アライナ制御装置により指定さ
れた書き込み位置に順次格納する第２のデータレジスタ
と、前記第２のレジスタの内容を格納した後、前記完了
コードデータが出力されたとき前記順序レジスタの値が
第２のレジスタの最大桁数に満たない場合は、この格納
されたデータ列を最下位列桁側に再配置する桁補正装置
を備えている。
本発明のコード変換装置は、第１のコードにより表現さ
れた複数桁のデータ列に、そのデータ列の終端を示す完
了コードデータを前記データ列の最後に付加したもの
を、その上位側から予め定められた桁数ごとに順次転送
するＣＰＵと、前記ＣＰＵから転送される所定の桁数の
データを格納する第１のデータレジスタと、前記第１の
データレジスタから所定の桁数ごとに順次出力されるデ
ータ列から完了コードデータを検出する完了コード認識
装置と、前記ＣＰＵから前記第１のデータレジスタへ転
送される前記データ列の転送順序を記憶する順序レジス
タと、前記第１のデータレジスタから順次出力されるデ
ータ列の上位側の桁から順に、各桁の予め定められた位
置にあるデータを部分的に取り出して出力するデータア
ライナと、前記順序レジスタの内容を参照して前記デー
タアライナから取り出されるデータの前記第２のレジス
タに書き込む位置を指定するアライナ制御装置と、前記
データアライナにより取り出されたデータ列を、その上
位側の格納位置から前記アライナ制御装置により指定さ
れた書き込み位置に順次格納する第２のデータレジスタ
と、前記第２のレジスタの内容を格納した後、前記完了
コードデータが出力されたとき前記順序レジスタの値が
第２のレジスタの最大桁数に満たない場合は、この格納
されたデータ列を最下位列桁側に再配置する桁補正装置
を備えている。
【０００９】
【作用】上記構成により本発明のコード変換装置は、ア
スキーコードデータ等の終端に付加された完了コードを
利用することにより、ＣＰＵは変換すべき複数桁のデー
タ列をその上位側から所定の桁数ずつ転送するだけでよ
くなる。すなわちＣＰＵから順次出力されたデータは、
データアナイナにより変換すべき部分だけ取り出され、
第２のデータレジスタの最上位側から順次格納されて桁
補正装置に入力される。そして桁補正装置において、変
換すべきデータ列に付加された完了コードを検出した完
了コード認識装置の出力にしたがってデータ列の再配置
が行われる。
スキーコードデータ等の終端に付加された完了コードを
利用することにより、ＣＰＵは変換すべき複数桁のデー
タ列をその上位側から所定の桁数ずつ転送するだけでよ
くなる。すなわちＣＰＵから順次出力されたデータは、
データアナイナにより変換すべき部分だけ取り出され、
第２のデータレジスタの最上位側から順次格納されて桁
補正装置に入力される。そして桁補正装置において、変
換すべきデータ列に付加された完了コードを検出した完
了コード認識装置の出力にしたがってデータ列の再配置
が行われる。
【００１０】
【実施例】以下本発明のコード変換装置について、数値
データを示すアスキーコードを２進データに変換する実
施例を説明する。
データを示すアスキーコードを２進データに変換する実
施例を説明する。
【００１１】（実施例１）図１は１０進ｎ桁のアスキー
コードデータを２進データに変換する第１の実施例を示
すものである。図１において、１０はアスキーコードデ
ータを転送するＣＰＵ、２はＣＰＵ１０から入力された
データを保持するデータレジスタ、４はデータレジスタ
２の内容からアスキーコードの終端に付加されている完
了コードを認識する完了コード認識装置、５はデータレ
ジスタ２の内容からアスキーコードデータの下位４ビッ
トの切り出し及び連結を実行する従来公知のデータアラ
イナ、１はＣＰＵ１０から出力されたデータレジスタ２
からデータアライナ５へのデータの転送順序を示すデー
タを保持する順序レジスタ、６はデータアライナ５の出
力の１０進ｎ桁のＢＣＤ列を保持する１０進データレジ
スタ、３は順序レジスタ１の内容からデータアライナ５
におけるＢＣＤの切り出しと前記ＢＣＤ列の１０進デー
タレジスタ６への書込みを制御するアライナ制御装置、
１１は順序レジスタ１と完了コード認識装置４の出力を
うけて、１０進データレジスタ６の最上位桁側から格納
されたｎ桁のＢＣＤ列を最下位桁側に配置して桁の補正
を行う桁補正装置、７は桁補正装置１１の出力であるｎ
桁のＢＣＤ列を２進変換する１０進２進変換装置、１２
は１０進２進変換装置７の出力を格納する２進データレ
ジスタである。
コードデータを２進データに変換する第１の実施例を示
すものである。図１において、１０はアスキーコードデ
ータを転送するＣＰＵ、２はＣＰＵ１０から入力された
データを保持するデータレジスタ、４はデータレジスタ
２の内容からアスキーコードの終端に付加されている完
了コードを認識する完了コード認識装置、５はデータレ
ジスタ２の内容からアスキーコードデータの下位４ビッ
トの切り出し及び連結を実行する従来公知のデータアラ
イナ、１はＣＰＵ１０から出力されたデータレジスタ２
からデータアライナ５へのデータの転送順序を示すデー
タを保持する順序レジスタ、６はデータアライナ５の出
力の１０進ｎ桁のＢＣＤ列を保持する１０進データレジ
スタ、３は順序レジスタ１の内容からデータアライナ５
におけるＢＣＤの切り出しと前記ＢＣＤ列の１０進デー
タレジスタ６への書込みを制御するアライナ制御装置、
１１は順序レジスタ１と完了コード認識装置４の出力を
うけて、１０進データレジスタ６の最上位桁側から格納
されたｎ桁のＢＣＤ列を最下位桁側に配置して桁の補正
を行う桁補正装置、７は桁補正装置１１の出力であるｎ
桁のＢＣＤ列を２進変換する１０進２進変換装置、１２
は１０進２進変換装置７の出力を格納する２進データレ
ジスタである。
【００１２】以下、図１に従ってその動作を説明する。
なおＣＰＵ１０からの転送順序を示すデータはアドレス
バスの一部を使用して転送し、ＣＰＵ１０のデータバス
幅は１６ビットとする。また１０進データレジスタ６の
データ幅は３２ビットとし、１０進８桁（３２ビット）
のデータを２進変換できる１０進２進変換装置７を実装
しているとする。
なおＣＰＵ１０からの転送順序を示すデータはアドレス
バスの一部を使用して転送し、ＣＰＵ１０のデータバス
幅は１６ビットとする。また１０進データレジスタ６の
データ幅は３２ビットとし、１０進８桁（３２ビット）
のデータを２進変換できる１０進２進変換装置７を実装
しているとする。
【００１３】例えば、８桁の数字を示すアスキーコー
ド’Ａ7Ａ6Ａ5Ａ4Ａ3Ａ2Ａ1Ａ0＊’（＊：完了コード）
を転送する場合には、ＣＰＵ１０のデータバス幅は１６
ビットであるので、ＣＰＵ１０からのアスキーコードの
転送は完了コードも含めて５回行われる。ＣＰＵ１０は
一回目の転送時には上位２桁の’Ａ7Ａ6’を出力し、こ
の時順序レジスタ１には１回目の転送が行なわれたこと
を示すデータが与えられる。データアライナ５ではデー
タレジスタ２の内容からアスキーコード’Ａ7Ａ6’のそ
れぞれ上位４ビットを削除して’Ｄ7Ｄ6’生成する。デ
ータアライナ５から出力された’Ｄ7Ｄ6’は、順序レジ
スタ１からの転送順序を受け取ったアライナ制御装置３
の指示によって、図２に示すように１０進データレジス
タ６のＭＳＢ側（最上位のビット側）から順に書き込ま
れる。なお図２中の［ ］内の数字は転送順序を示して
いる。
ド’Ａ7Ａ6Ａ5Ａ4Ａ3Ａ2Ａ1Ａ0＊’（＊：完了コード）
を転送する場合には、ＣＰＵ１０のデータバス幅は１６
ビットであるので、ＣＰＵ１０からのアスキーコードの
転送は完了コードも含めて５回行われる。ＣＰＵ１０は
一回目の転送時には上位２桁の’Ａ7Ａ6’を出力し、こ
の時順序レジスタ１には１回目の転送が行なわれたこと
を示すデータが与えられる。データアライナ５ではデー
タレジスタ２の内容からアスキーコード’Ａ7Ａ6’のそ
れぞれ上位４ビットを削除して’Ｄ7Ｄ6’生成する。デ
ータアライナ５から出力された’Ｄ7Ｄ6’は、順序レジ
スタ１からの転送順序を受け取ったアライナ制御装置３
の指示によって、図２に示すように１０進データレジス
タ６のＭＳＢ側（最上位のビット側）から順に書き込ま
れる。なお図２中の［ ］内の数字は転送順序を示して
いる。
【００１４】１０進データレジスタ６への１回目のデー
タ転送が終わると、続いてＣＰＵ１０から２回目のアス
キーコード’Ａ5Ａ4’の転送が行なわれ、順序レジスタ
１には２回目のデータ転送を示すデータが与えられる。
データアライナ５により切り出された’Ｄ5Ｄ4’は、１
０進データレジスタ６にすでに格納されている’Ｄ
7Ｄ6’に続いて書き込まれる。同様に３回目、４回目の
転送が行なわれ１０進データレジスタ６に’Ｄ7Ｄ6Ｄ5
Ｄ4Ｄ3Ｄ2Ｄ1Ｄ0’が格納される。このように順序レジ
スタ１の内容で１０進データレジスタ６内の書込み位置
が一意に決められる。 次にＣＰＵ１０はデータの終端
に付加されている完了コード’＊’の５回目のためのデ
ータ転送を行ない、’＊’は１０進データレジスタ６に
は格納されない。（表１）に各回のデータ転送時の順序
レジスタ１，データレジスタ２，１０進データレジスタ
６の内容を示す。
タ転送が終わると、続いてＣＰＵ１０から２回目のアス
キーコード’Ａ5Ａ4’の転送が行なわれ、順序レジスタ
１には２回目のデータ転送を示すデータが与えられる。
データアライナ５により切り出された’Ｄ5Ｄ4’は、１
０進データレジスタ６にすでに格納されている’Ｄ
7Ｄ6’に続いて書き込まれる。同様に３回目、４回目の
転送が行なわれ１０進データレジスタ６に’Ｄ7Ｄ6Ｄ5
Ｄ4Ｄ3Ｄ2Ｄ1Ｄ0’が格納される。このように順序レジ
スタ１の内容で１０進データレジスタ６内の書込み位置
が一意に決められる。 次にＣＰＵ１０はデータの終端
に付加されている完了コード’＊’の５回目のためのデ
ータ転送を行ない、’＊’は１０進データレジスタ６に
は格納されない。（表１）に各回のデータ転送時の順序
レジスタ１，データレジスタ２，１０進データレジスタ
６の内容を示す。
【００１５】
【表１】
【００１６】ＣＰＵ１０から完了コード’＊’が出力さ
れると、完了コード認識装置４は完了コード’＊’を検
出して桁補正装置１１に出力を行なう。桁補正装置１１
では完了コード認識装置４の出力をうけ、１０進データ
レジスタ６から１０進２進変換装置７に出力されるＢＣ
Ｄ列がそのＬＳＢ（最下位ビット）とずれがないように
桁を補正する。この場合は１０進データレジスタ６には
ＬＳＢまでＢＣＤが入力されているため、１０進２進変
換装置７に入力すべきＢＣＤ列の桁を補正する必要はな
いので、桁補正装置１１の構成を省略してよい。このと
きは完了コード認識装置４の出力を受けた１０進２進変
換装置７が１０進データレジスタ６から出力されたその
ままのＢＣＤデータを２進データに変換することにな
る。
れると、完了コード認識装置４は完了コード’＊’を検
出して桁補正装置１１に出力を行なう。桁補正装置１１
では完了コード認識装置４の出力をうけ、１０進データ
レジスタ６から１０進２進変換装置７に出力されるＢＣ
Ｄ列がそのＬＳＢ（最下位ビット）とずれがないように
桁を補正する。この場合は１０進データレジスタ６には
ＬＳＢまでＢＣＤが入力されているため、１０進２進変
換装置７に入力すべきＢＣＤ列の桁を補正する必要はな
いので、桁補正装置１１の構成を省略してよい。このと
きは完了コード認識装置４の出力を受けた１０進２進変
換装置７が１０進データレジスタ６から出力されたその
ままのＢＣＤデータを２進データに変換することにな
る。
【００１７】しかし、ＣＰＵ１０からの入力データが例
えば’Ａ1Ａ0＊’の２桁データである場合には、１０進
データレジスタ６にＭＳＢから’Ｄ1Ｄ0−−−−−−’
（−：不定データ）が入力されるため、桁補正装置１１
で’Ｄ1Ｄ0’の桁を補正して、二桁のＢＣＤにする必要
がある。そこで完了コード認識装置４が完了コード’
＊’を検出したことに基づき、桁補正装置１１は’Ｄ1
Ｄ0’を右に２４ビットシフトする。入力データがその
他の桁数である場合も、完了コード認識装置４の出力を
受けた桁補正装置１１が桁補正を行う構成にすればよ
い。
えば’Ａ1Ａ0＊’の２桁データである場合には、１０進
データレジスタ６にＭＳＢから’Ｄ1Ｄ0−−−−−−’
（−：不定データ）が入力されるため、桁補正装置１１
で’Ｄ1Ｄ0’の桁を補正して、二桁のＢＣＤにする必要
がある。そこで完了コード認識装置４が完了コード’
＊’を検出したことに基づき、桁補正装置１１は’Ｄ1
Ｄ0’を右に２４ビットシフトする。入力データがその
他の桁数である場合も、完了コード認識装置４の出力を
受けた桁補正装置１１が桁補正を行う構成にすればよ
い。
【００１８】そして１０進２進変換装置７において、桁
補正装置１１から出力されたデータの１０進２進変換を
実行し、変換後の２進データを２進データレジスタ１２
に格納する。
補正装置１１から出力されたデータの１０進２進変換を
実行し、変換後の２進データを２進データレジスタ１２
に格納する。
【００１９】以上のように本実施例によれば、データの
転送順序を指定して１０進データレジスタ６への書込み
位置を決定し、完了コードを利用してデータ列の終端を
認識することで、従来のコード変換装置で問題となって
いた１０進２進変換装置に入力すべきＢＣＤ列データを
生成するというＣＰＵの大きな負担をなくすることがで
きるため、システム全体としてコード変換を高速に実行
することができる。また桁補正装置を追加することによ
り、アスキーコードのデータ長がどのように変化して
も、アスキーコードを転送するＣＰＵ１０はそのデータ
長を意識することなくデータ転送を実行することもでき
る。
転送順序を指定して１０進データレジスタ６への書込み
位置を決定し、完了コードを利用してデータ列の終端を
認識することで、従来のコード変換装置で問題となって
いた１０進２進変換装置に入力すべきＢＣＤ列データを
生成するというＣＰＵの大きな負担をなくすることがで
きるため、システム全体としてコード変換を高速に実行
することができる。また桁補正装置を追加することによ
り、アスキーコードのデータ長がどのように変化して
も、アスキーコードを転送するＣＰＵ１０はそのデータ
長を意識することなくデータ転送を実行することもでき
る。
【００２０】なお転送順序を示すデータはアドレスの一
部を用いているため、ＣＰＵ１０は最初の転送時にアド
レスを指定した後は、そのアドレスをインクリメントし
ながらデータを転送すればよいため、比較的簡単に転送
順序を生成することができる。例えば、アドレス下位４
ビットが転送順序を示すとすれば、最初の転送時のアド
レス下位４ビットを'0001'としておき、次の転送からは
このアドレスをインクリメントしていけばよい。
部を用いているため、ＣＰＵ１０は最初の転送時にアド
レスを指定した後は、そのアドレスをインクリメントし
ながらデータを転送すればよいため、比較的簡単に転送
順序を生成することができる。例えば、アドレス下位４
ビットが転送順序を示すとすれば、最初の転送時のアド
レス下位４ビットを'0001'としておき、次の転送からは
このアドレスをインクリメントしていけばよい。
【００２１】（実施例２）図３は符号付きの数値を示す
アスキーコードデータを２進データに変換する第２の実
施例を示すものであり、第１の実施例の構成と同様につ
いては説明を略し、異なる部分についてのみ説明する。
図３において、１３はデータレジスタ２の内容から符号
コードを認識して符号情報を出力する符号認識装置、１
４は符号認識装置１３から出力された符号情報をうけ
て、１０進２進変換装置７から出力された２進データの
符号補正を行う符号補正装置、１２は符号補正装置１４
の出力を格納する２進データレジスタである。
アスキーコードデータを２進データに変換する第２の実
施例を示すものであり、第１の実施例の構成と同様につ
いては説明を略し、異なる部分についてのみ説明する。
図３において、１３はデータレジスタ２の内容から符号
コードを認識して符号情報を出力する符号認識装置、１
４は符号認識装置１３から出力された符号情報をうけ
て、１０進２進変換装置７から出力された２進データの
符号補正を行う符号補正装置、１２は符号補正装置１４
の出力を格納する２進データレジスタである。
【００２２】以下、図３に従って第１の実施例と異なる
動作について説明する。なお第１の実施例と同様に転送
順序はアドレスバスの一部を使用して転送し、データバ
ス幅は１６ビットとする。また１０進データレジスタ６
のデータ幅は３２ビットとし、１０進８桁（３２ビッ
ト）のデータを２進変換できる１０進２進変換装置７を
実装しているとする。
動作について説明する。なお第１の実施例と同様に転送
順序はアドレスバスの一部を使用して転送し、データバ
ス幅は１６ビットとする。また１０進データレジスタ６
のデータ幅は３２ビットとし、１０進８桁（３２ビッ
ト）のデータを２進変換できる１０進２進変換装置７を
実装しているとする。
【００２３】以下にマイナスの符号コードを含む８桁の
数字を示すアスキーコード’−Ａ7Ａ6Ａ5Ａ4Ａ3Ａ2Ａ1
Ａ0＊’（−：符号コード、＊：完了コード）を転送す
る場合を例にして説明する。（表２）は順序レジスタ１
及びデータレジスタ２と１０進データレジスタ６の内容
を示ものである。
数字を示すアスキーコード’−Ａ7Ａ6Ａ5Ａ4Ａ3Ａ2Ａ1
Ａ0＊’（−：符号コード、＊：完了コード）を転送す
る場合を例にして説明する。（表２）は順序レジスタ１
及びデータレジスタ２と１０進データレジスタ６の内容
を示ものである。
【００２４】
【表２】
【００２５】（表２）に示すように、符号認識装置１３
において、入力データから符号コード’−’を認識して
その符号を保持しておく。データアライナ５は符号コー
ドを除いたデータＡnの下位４ビットを切り出してＤnを
生成し、１０進データレジスタ６に順次格納する。アラ
イナ制御装置３がこれを指示する。１０進２進変換装置
７から出力された２進データは、符号認識装置１３内に
保持していた符号’−’に基づいて１０進２進変換で得
られた２進データを符号補正装置１４において符号補正
し、得られた結果を２進データレジスタ１２に格納す
る。
において、入力データから符号コード’−’を認識して
その符号を保持しておく。データアライナ５は符号コー
ドを除いたデータＡnの下位４ビットを切り出してＤnを
生成し、１０進データレジスタ６に順次格納する。アラ
イナ制御装置３がこれを指示する。１０進２進変換装置
７から出力された２進データは、符号認識装置１３内に
保持していた符号’−’に基づいて１０進２進変換で得
られた２進データを符号補正装置１４において符号補正
し、得られた結果を２進データレジスタ１２に格納す
る。
【００２６】また変換すべきデータに符号がない場合、
すなわち負の数でないときには上記第１の実施例と全く
同じ動作を行なう。
すなわち負の数でないときには上記第１の実施例と全く
同じ動作を行なう。
【００２７】このように符号コード付きのアスキーコー
ドデータを転送する場合、符号認識装置と符号補正装置
とを追加することで、符号コードを考慮して１０進２進
変換装置に入力すべきＢＣＤ列データを生成するという
ＣＰＵの大きな負担をなくすることができる。即ち、ア
スキーコードを転送するＣＰＵがその符号コードを意識
することなくデータ転送を実行することができ、システ
ム全体のコード変換速度が高速化されることになる。
ドデータを転送する場合、符号認識装置と符号補正装置
とを追加することで、符号コードを考慮して１０進２進
変換装置に入力すべきＢＣＤ列データを生成するという
ＣＰＵの大きな負担をなくすることができる。即ち、ア
スキーコードを転送するＣＰＵがその符号コードを意識
することなくデータ転送を実行することができ、システ
ム全体のコード変換速度が高速化されることになる。
【００２８】（実施例３）図４は小数部を含むアスキー
コードデータを２進データに変換する第３の実施例を示
すものであり、第１の実施例の構成と異なる部分につい
て説明する。図４において、１５はデータレジスタ２か
らの内容と、順序レジスタ１からの転送順序の出力をう
けて、小数点コードの位置を検出して小数点位置情報を
出力する小数点位置指示装置、１６は小数点位置指示装
置１５から出力された小数点位置情報をうけて、１０進
２進変換装置７から出力された２進データの小数点補正
を行う小数点補正装置、１２は小数点補正装置１６の出
力を格納する２進データレジスタである。
コードデータを２進データに変換する第３の実施例を示
すものであり、第１の実施例の構成と異なる部分につい
て説明する。図４において、１５はデータレジスタ２か
らの内容と、順序レジスタ１からの転送順序の出力をう
けて、小数点コードの位置を検出して小数点位置情報を
出力する小数点位置指示装置、１６は小数点位置指示装
置１５から出力された小数点位置情報をうけて、１０進
２進変換装置７から出力された２進データの小数点補正
を行う小数点補正装置、１２は小数点補正装置１６の出
力を格納する２進データレジスタである。
【００２９】以下、図４に従って第１の実施例と異なる
動作について説明する。なお第１の実施例と同様に転送
順序はアドレスバスの一部を使用して転送し、データバ
ス幅は１６ビットとする。また１０進データレジスタ６
のデータ幅は３２ビットとし、１０進８桁（３２ビッ
ト）のデータを２進変換できる１０進２進変換装置７を
実装しているとする。
動作について説明する。なお第１の実施例と同様に転送
順序はアドレスバスの一部を使用して転送し、データバ
ス幅は１６ビットとする。また１０進データレジスタ６
のデータ幅は３２ビットとし、１０進８桁（３２ビッ
ト）のデータを２進変換できる１０進２進変換装置７を
実装しているとする。
【００３０】以下小数点コードを含む８桁の数字を示す
アスキーコード’Ａ7Ａ6Ａ5．Ａ4Ａ 3Ａ2Ａ1Ａ
0＊’（．：小数点コード、＊：完了コード）を転送す
る場合を例にして説明する。（表３）に順序レジスタ１
及びデータレジスタ２と１０進データレジスタ６の内容
を示す。
アスキーコード’Ａ7Ａ6Ａ5．Ａ4Ａ 3Ａ2Ａ1Ａ
0＊’（．：小数点コード、＊：完了コード）を転送す
る場合を例にして説明する。（表３）に順序レジスタ１
及びデータレジスタ２と１０進データレジスタ６の内容
を示す。
【００３１】
【表３】
【００３２】小数点位置指示装置１５において、入力デ
ータから小数点コード’．’を認識してその小数点位置
（小数部５桁）を保持しておく。データアライナ５は
（表３）に示すようにその小数点コードを除いたデータ
を１０進データレジスタ６に格納する。アライナ制御装
置３がこれを指示する。
ータから小数点コード’．’を認識してその小数点位置
（小数部５桁）を保持しておく。データアライナ５は
（表３）に示すようにその小数点コードを除いたデータ
を１０進データレジスタ６に格納する。アライナ制御装
置３がこれを指示する。
【００３３】１０進データレジスタ６の内容を１０進２
進変換する操作は第１の実施例と同様である。本実施例
は、さらに小数点位置指示装置１５内に保持していた小
数点位置（小数部５桁）に基づいて１０進２進変換で得
られた２進データを１０-m倍（ｍ：小数点位置から決
定、本実施例の場合はｍ＝５）して小数点補正する。
進変換する操作は第１の実施例と同様である。本実施例
は、さらに小数点位置指示装置１５内に保持していた小
数点位置（小数部５桁）に基づいて１０進２進変換で得
られた２進データを１０-m倍（ｍ：小数点位置から決
定、本実施例の場合はｍ＝５）して小数点補正する。
【００３４】このように小数点コード付きのアスキーコ
ードデータを転送する場合、小数点位置指示装置と小数
点補正装置を追加することで、小数点を境界とした整数
データと小数データの切り出しという特別な処理をＣＰ
Ｕが行わなくてよくなる。即ち、アスキーコードを転送
するＣＰＵがその小数点コードを意識することなくデー
タ転送を実行することができ、システム全体のコード変
換速度が高速化されることになる。
ードデータを転送する場合、小数点位置指示装置と小数
点補正装置を追加することで、小数点を境界とした整数
データと小数データの切り出しという特別な処理をＣＰ
Ｕが行わなくてよくなる。即ち、アスキーコードを転送
するＣＰＵがその小数点コードを意識することなくデー
タ転送を実行することができ、システム全体のコード変
換速度が高速化されることになる。
【００３５】なお、上記３つの実施例ではアスキーコー
ドについて説明したが、ＥＢＣＤＩＣ，ＪＩＳコード等
にも同様にして実現することができる。また、１６ビッ
ト以外のデータバス幅（３２ビット等）についても同様
にして実現できる。
ドについて説明したが、ＥＢＣＤＩＣ，ＪＩＳコード等
にも同様にして実現することができる。また、１６ビッ
ト以外のデータバス幅（３２ビット等）についても同様
にして実現できる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
次の事項が実現できる。
次の事項が実現できる。
【００３７】まず完了コードを利用することにより、Ｃ
ＰＵから変換すべき複数桁のデータ列をその上位側から
所定の桁数ずつ転送し、その順次出力されたデータから
データアライナにより変換すべき部分だけ取り出して順
次格納されたデータを、データ変換装置において完了コ
ード認識装置の出力にしたがってコード変換が行う構成
にしたので、データ変換装置に入力すべきデータ列を生
成するという従来のＣＰＵの大きな負担をなくすること
ができ、システム全体としてコード変換を高速に実行す
ることができる。
ＰＵから変換すべき複数桁のデータ列をその上位側から
所定の桁数ずつ転送し、その順次出力されたデータから
データアライナにより変換すべき部分だけ取り出して順
次格納されたデータを、データ変換装置において完了コ
ード認識装置の出力にしたがってコード変換が行う構成
にしたので、データ変換装置に入力すべきデータ列を生
成するという従来のＣＰＵの大きな負担をなくすること
ができ、システム全体としてコード変換を高速に実行す
ることができる。
【００３８】さらに加えて符号コードや小数部を含むデ
ータのコード変換については、符号コードや小数点コー
ドを除いたデータをデータ変換装置でコード変換した後
に補正するハードウエア構成を実現したことにより、従
来ＣＰＵが行なっていたような特別な処理を施すことな
く高速にコード変換することができる。
ータのコード変換については、符号コードや小数点コー
ドを除いたデータをデータ変換装置でコード変換した後
に補正するハードウエア構成を実現したことにより、従
来ＣＰＵが行なっていたような特別な処理を施すことな
く高速にコード変換することができる。
【００３９】このように本発明によれば、ユーザインタ
フェースを含むシステムにおいてアスキーコード等を数
値演算で用いるデータフォーマットに変換する際に多用
され、かつ性能に大きな影響を与えるコード変換を高速
に実行でき、その実用的効果は極めて大きい。
フェースを含むシステムにおいてアスキーコード等を数
値演算で用いるデータフォーマットに変換する際に多用
され、かつ性能に大きな影響を与えるコード変換を高速
に実行でき、その実用的効果は極めて大きい。
【図１】本発明の第１の実施例におけるコード変換装置
の構成図
の構成図
【図２】同コード変換装置の１０進データレジスタの書
込み位置の説明図
込み位置の説明図
【図３】本発明の第２の実施例におけるコード変換装置
の構成図
の構成図
【図４】本発明の第３の実施例におけるコード変換装置
の構成図
の構成図
【図５】従来のコード変換装置の構成図
１ 順序レジスタ ２ データレジスタ ３ アライナ制御装置 ４ 完了コード認識装置 ５ データアライナ ６ １０進データレジスタ ７ １０進２進変換装置 ８ アドレスレジスタ ９ 書込み制御装置 １０ ＣＰＵ １１ 桁補正装置 １２ ２進データレジスタ １３ 符号認識装置 １４ 符号補正装置 １５ 小数点位置指示装置 １６ 小数点補正装置
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 5/00 G06F 7/00 G06F 7/38 G06F 9/30 H03M 7/12
Claims (3)
- 【請求項１】 第１のコードにより表現された複数桁の
データ列に、そのデータ列の終端を示す完了コードデー
タを前記データ列の最後に付加したものを、その上位側
から予め定められた桁数ごとに順次転送するＣＰＵと、 前記ＣＰＵから転送される所定の桁数のデータを格納す
る第１のデータレジスタと、 前記第１のデータレジスタから所定の桁数ごとに順次出
力されるデータ列から完了コードデータを検出する完了
コード認識装置と、前記ＣＰＵから前記第１のデータレジスタへ転送される
前記データ列の転送順序を記憶する順序レジスタと 、 前記第１のデータレジスタから順次出力されるデータ列
の上位側の桁から順に、各桁の予め定められた位置にあ
るデータを部分的に取り出して出力するデータアライナ
と、前記順序レジスタの内容を参照して前記データアライナ
から取り出されるデータの前記第２のレジスタに書き込
む位置を指定するアライナ制御装置と、 前記データアライナにより取り出されたデータ列を、そ
の上位側の格納位置から前記アライナ制御装置により指
定された書き込み位置に順次格納する第２のデータレジ
スタと、前記第２のレジスタの内容を格納した後、前記完了コー
ドデータが出力されたとき前記順序レジスタの値が第２
のレジスタの最大桁数に満たない場合は、この格納され
たデータ列を最下位列桁側に再配置する桁補正装置と を
備えたコード変換装置。 - 【請求項２】 第１のコードにより表現された符号付き
の複数のデータ列に、そのデータ列の終端を示す完了コ
ードデータを前記データ列の最後に付加したものを、そ
の上位側から予め定められた桁数ごとに順次転送するＣ
ＰＵと、 前記ＣＰＵから転送される所定の桁数のデータを格納す
る第１のデータレジスタと、 前記第１のデータレジスタから所定の桁数ごとに順次出
力されるデータ列から完了コードデータを検出する完了
コード認識装置と、前記ＣＰＵから前記第１のデータレジスタへ転送される
前記データ列の転送順序を記憶する順序レジスタと 、 第１のデータレジスタから順次出力される第１のデータ
列から符号コードを検出し、その符号に応じた出力をす
る符号認識装置と、 前記第１のデータレジスタから順次出力されるデータ列
に付加された符号を取り除くとともに、その上位側の桁
から順に各桁の予め定められた位置にあるデータを部分
的に取り出して出力するデータアライナと、前記順序レジスタの内容を参照して前記データアライナ
から取り出されるデータの前記第２のレジスタに書き込
む位置を指定するアライナ制御装置と、 前記データアライナにより取り出されたデータ列を、そ
の上位側の格納位置から前記アライナ制御装置により指
定された書き込み位置に順次格納する第２のデータレジ
スタと、前記第２のレジスタの内容を格納した後、前記完了コー
ドデータが出力されたとき前記順序レジスタの値が第２
のレジスタの最大桁数に満たない場合は、この格納され
たデータ列を最下位列桁側に再配置する桁補正装置と、 前記桁補正装置 に格納された複数桁のデータ列を、第２
のコードで表現されるデータ列に変換する１０進２進変
換装置と、 前記符号変換装置の出力をうけ、前記１０進２進変換装
置からの出力データの符号を補正する符号補正装置を備
えたコード変換装置。 - 【請求項３】 第１のコードにより表現された小数部を
含む複数のデータ列に、そのデータ列の終端を示す完了
コードデータを前記データ列の最後に付加したものを、
その上位側から予め定められた桁数ごとに順次転送する
ＣＰＵと、 前記ＣＰＵから転送される所定の桁数のデータを格納す
る第１のデータレジスタと、 前記第１のデータレジスタから所定の桁数ごとに順次出
力されるデータ列から完了コードデータを検出する完了
コード認識装置と、前記ＣＰＵから前記第１のデータレジスタへ転送される
前記データ列の転送順序を記憶する順序レジスタと 、 第１のデータレジスタから順次出力される第１のデータ
列から小数点コードを検出し、その位置に応じた出力を
する小数点位置指示装置と、 前記第１のデータレジスタから順次出力されるデータ列
中の小数点コードを取り除くとともに、その上位側の桁
から順に各桁の予め定められた位置にあるデータを部分
的に取り出して出力するデータアライナと、前記順序レジスタの内容を参照して前記データアライナ
から取り出されるデータの前記第２のレジスタに書き込
む位置を指定するアライナ制御装置と、 前記データアライナにより取り出されたデータ列を、そ
の上位側の格納位置から前記アライナ制御装置により指
定された書き込み位置に順次格納する第２のデータレジ
スタと、前記第２のレジスタの内容を格納した後、前記完了コー
ドデータが出力されたとき前記順序レジスタの値が第２
のレジスタの最大桁数に満たない場合は、この格納され
たデータ列を最下位列桁側に再配置する桁補正装置と、 前記桁補正装置 に格納された複数桁のデータ列を、第２
のコードで表現されるデータ列に変換する１０進２進変
換装置と、 前記小数点指示装置の出力をうけ、前記１０進２進変換
装置からの出力データの符号を補正する符号補正装置を
備えたコード変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04085189A JP3120551B2 (ja) | 1992-04-07 | 1992-04-07 | コード変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04085189A JP3120551B2 (ja) | 1992-04-07 | 1992-04-07 | コード変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05289845A JPH05289845A (ja) | 1993-11-05 |
| JP3120551B2 true JP3120551B2 (ja) | 2000-12-25 |
Family
ID=13851715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04085189A Expired - Fee Related JP3120551B2 (ja) | 1992-04-07 | 1992-04-07 | コード変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3120551B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105573276A (zh) * | 2015-12-25 | 2016-05-11 | 华北电力科学研究院有限责任公司 | 一种现场总线信息传输方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8078658B2 (en) | 2008-02-01 | 2011-12-13 | International Business Machines Corporation | ASCII to binary decimal integer conversion in a vector processor |
-
1992
- 1992-04-07 JP JP04085189A patent/JP3120551B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105573276A (zh) * | 2015-12-25 | 2016-05-11 | 华北电力科学研究院有限责任公司 | 一种现场总线信息传输方法 |
| CN105573276B (zh) * | 2015-12-25 | 2019-03-05 | 华北电力科学研究院有限责任公司 | 一种现场总线信息传输方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05289845A (ja) | 1993-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2004062110A1 (ja) | データ圧縮方法、プログラム及び装置 | |
| US5572207A (en) | Method and apparatus for numeric-to-string conversion | |
| JP3120551B2 (ja) | コード変換装置 | |
| JP3496965B2 (ja) | 文字コード変換装置 | |
| JP3097294B2 (ja) | コード変換装置 | |
| JP3904504B2 (ja) | 文字列変換装置、履歴情報生成方法、および履歴情報生成処理プログラム。 | |
| JPH0554077A (ja) | 単語辞書検索装置 | |
| JP2713283B2 (ja) | データ処理装置 | |
| JP2795038B2 (ja) | データ検索装置 | |
| JP3206863B2 (ja) | コード変換方法及びコード変換器 | |
| JP2889431B2 (ja) | 文字処理装置 | |
| JPH1145340A (ja) | 温度計符号化を用いた高速パターン認識マンハッタン距離計算 | |
| JP3539077B2 (ja) | 並列演算方式による除算方法 | |
| JPH0512821Y2 (ja) | ||
| JPH047620A (ja) | ワードプロセッサ | |
| JP2669877B2 (ja) | 数式入力編集方法 | |
| JP2624738B2 (ja) | 丸め処理方式 | |
| JP2509186B2 (ja) | コ−ド変換方式 | |
| JPS6141184A (ja) | デ−タ処理装置 | |
| JPH03144735A (ja) | インタプリタの言語処理方式 | |
| JPS61260353A (ja) | 文書処理方式 | |
| JPH07271558A (ja) | 数値演算装置 | |
| JPH06332666A (ja) | データの圧縮方法 | |
| JP2002185334A (ja) | Ｂｃｈ符号を用いた誤り訂正方法及びその装置 | |
| JPH05113998A (ja) | データ復元方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |