JP3119207B2 - Resonant tunnel transistor and method of manufacturing the same - Google Patents

Resonant tunnel transistor and method of manufacturing the same

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JP3119207B2
JP3119207B2 JP09215072A JP21507297A JP3119207B2 JP 3119207 B2 JP3119207 B2 JP 3119207B2 JP 09215072 A JP09215072 A JP 09215072A JP 21507297 A JP21507297 A JP 21507297A JP 3119207 B2 JP3119207 B2 JP 3119207B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、多機能化、高速動
作が可能なトンネル現象利用のトランジスタとその製造
方法に関する。
[0001] 1. Field of the Invention [0002] The present invention relates to a transistor utilizing a tunnel phenomenon which can be multifunctional and operates at high speed, and a method of manufacturing the transistor.

【0002】[0002]

【従来の技術】従来、共鳴トンネル電流をゲート電圧で
制御することによって高速で機能性を有する動作が可能
なトランジスタとして、共鳴トンネルトランジスタが提
案されている。このデバイスについては、例えば、K.F.
Longenbachらによる文献(K.F.Longenbach et al., "Tw
o-dimensional electron gas modulated resonant tunn
eling transistor", Appl. Phys. Lett. vol.59, p967
)の図1に記載されている。このトランジスタは、少
ない素子数で機能回路を構成することができ、高集積化
を可能にする。この従来のトンネルトランジスタの構造
と動作を、その構造図に基づいて、以下に説明する。
2. Description of the Related Art Conventionally, a resonance tunnel transistor has been proposed as a transistor capable of operating at high speed and having a function by controlling a resonance tunnel current by a gate voltage. For this device, for example, KF
Longenbach et al. (KFLongenbach et al., "Tw
o-dimensional electron gas modulated resonant tunn
eling transistor ", Appl. Phys. Lett. vol.59, p967
) In FIG. With this transistor, a functional circuit can be formed with a small number of elements, and high integration can be achieved. The structure and operation of this conventional tunnel transistor will be described below with reference to the structural diagram.

【0003】図3は、従来例におけるトンネルトランジ
スタの構造を示す断面図である。図3に示した従来のト
ンネルトランジスタは、基板1と、n型の導電型を有す
るドレイン層2と、スペーサ層3と、半導体二重障壁量
子井戸構造(以下、量子井戸構造と記述する)4と、チ
ャネル層5と、チャネル5へのキャリア供給層6と、ゲ
ート絶縁層7と、ゲート絶縁層7上のゲート電極8と、
ドレイン電極9と、ソース電極10とを有する構成とな
っている。
FIG. 3 is a sectional view showing the structure of a conventional tunnel transistor. The conventional tunnel transistor shown in FIG. 3 includes a substrate 1, a drain layer 2 having n-type conductivity, a spacer layer 3, and a semiconductor double barrier quantum well structure (hereinafter referred to as a quantum well structure) 4. A channel layer 5, a carrier supply layer 6 to the channel 5, a gate insulating layer 7, a gate electrode 8 on the gate insulating layer 7,
The configuration has a drain electrode 9 and a source electrode 10.

【0004】図3に示した従来のトンネルトランジスタ
の動作を、基板1に半絶縁性GaAsを用い、ドレイン
層2にn+ −GaAs層を用い、スペーサ層3にi−G
aAs層を用い、量子井戸構造4にGaAs層の両側を
AlAs層で挟み込んだ積層構造を用い、チャネル層5
にi−GaAs層を用い、キャリア供給層6にn−Al
0.3 Ga0.7 As層を用い、ゲート絶縁層7にi−Al
0.3 Ga0.7 As層を用い、ゲート電極8にAlを用
い、ドレイン電極9およびソース電極10にAuGe/
Au膜を用いた例について説明する。ここで、「i−」
は真性(intrinsic )または実質的に真性とみなせるノ
ンドープ半導体を意味する略号である。
[0004] The operation of the conventional tunnel transistor shown in FIG. 3 is explained by using semi-insulating GaAs for the substrate 1, using an n + -GaAs layer for the drain layer 2, and using i-G for the spacer layer 3.
An aAs layer is used, a quantum well structure 4 is used, and a channel layer 5 is used with a stacked structure in which both sides of a GaAs layer are sandwiched between AlAs layers.
An i-GaAs layer is used for the carrier supply layer 6 and n-Al
A 0.3 Ga 0.7 As layer is used, and i-Al
A 0.3 Ga 0.7 As layer is used, Al is used for the gate electrode 8, and AuGe /
An example using an Au film will be described. Here, "i-"
Is an abbreviation that means a non-doped semiconductor that can be regarded as intrinsic or substantially intrinsic.

【0005】チャネル層5にはキャリア供給層6から電
子が供給され、二次元電子ガス層が形成され、チャネル
層5はn型の導電型を示している。ソース電極10は、
この二次元電子ガス層とオーミック接触を形成してい
る。ソース電極10をアース電位とし、ソース・ドレイ
ン間に電圧を印加する。チャネル層5とドレイン層2と
の間には、AlAs/GaAs/AlAs層を備える量
子井戸構造4がある。
Electrons are supplied to the channel layer 5 from the carrier supply layer 6 to form a two-dimensional electron gas layer. The channel layer 5 has an n-type conductivity. The source electrode 10
An ohmic contact is formed with the two-dimensional electron gas layer. The source electrode 10 is set to the ground potential, and a voltage is applied between the source and the drain. Between the channel layer 5 and the drain layer 2, there is a quantum well structure 4 including an AlAs / GaAs / AlAs layer.

【0006】チャネル層5から量子井戸構造4に入射さ
れる電子エネルギと量子井戸構造4に形成される電子の
量子化エネルギ準位とが一致するときには、共鳴的に電
子のトンネル確率が増大し、共鳴トンネル電流が流れ
る。一方、入射電子エネルギと量子エネルギ準位とが一
致しないときには、トンネル確率は減少するので、その
電流電圧特性には微分負性抵抗が現れる。チャネルの電
子数は、ゲート電圧によって制御することができるの
で、この微分負性抵抗特性はゲート電極に印加する電圧
によって制御されることになり、機能性を有するトラン
ジスタの動作が得られる。
When the electron energy incident on the quantum well structure 4 from the channel layer 5 coincides with the quantization energy level of the electrons formed in the quantum well structure 4, the tunneling probability of the electrons increases resonantly, Resonant tunnel current flows. On the other hand, when the incident electron energy and the quantum energy level do not match, the tunnel probability decreases, and a differential negative resistance appears in the current-voltage characteristics. Since the number of electrons in the channel can be controlled by the gate voltage, the differential negative resistance characteristic is controlled by the voltage applied to the gate electrode, and the operation of a transistor having functionality can be obtained.

【0007】[0007]

【発明が解決しようとする課題】上述した従来のトンネ
ルトランジスタの構造は、ソース電極直下の電子数をゲ
ート電圧によって制御することができないので、ソース
・ドレイン間には常にある一定量以上の電流が流れる。
このため、ゲート電圧によるトンネル電流の変調効率が
小さい上、低消費電力による動作が困難であるという問
題点がある。
In the above-described structure of the conventional tunnel transistor, the number of electrons directly below the source electrode cannot be controlled by the gate voltage, so that a current exceeding a certain amount always flows between the source and the drain. Flows.
For this reason, there is a problem that the modulation efficiency of the tunnel current due to the gate voltage is small and the operation with low power consumption is difficult.

【0008】このような点に鑑み本発明は、ゲート電圧
による制御性に優れた負性抵抗特性を有する共鳴トンネ
ルトランジスタを提供することを目的とする。
In view of the foregoing, an object of the present invention is to provide a resonance tunnel transistor having a negative resistance characteristic excellent in controllability by a gate voltage.

【0009】[0009]

【課題を解決するための手段】上記目的を達成するため
に本発明の共鳴トンネルトランジスタは、少なくとも表
面部が絶縁性を呈する基板(1)と、該基板(1)の表
面に形成され、第1の導電性を呈する第1の半導体を備
えるドレイン層(2)と、該ドレイン層(2)上に選択
的に形成され、第2の半導体を備えるスペーサ層(3)
と、該スペーサ層(3)上に形成され、該第2の半導体
よりも電子親和力が小さい第3の半導体を用いて該第2
の半導体と同一の特性を呈する第4の半導体を挟み込ん
だ二重障壁量子井戸構造(4)と、該二重障壁量子井戸
構造(4)上に形成され、第1の導電性を呈する第5の
半導体を備えるチャネル層(5)と、該チャネル層
(5)上に形成されているキャリア供給層(6)と、該
キャリア供給層(6)上に形成され、該第5の半導体よ
りもバンドギャップエネルギが大きい第6の半導体を備
えるゲート絶縁層(7)と、該ゲート絶縁層(7)上に
形成されているゲート電極(8)と、該ドレイン層
(2)にオーミック接触しているドレイン電極(9)
と、該チャネル層(5)にオーミック接触しているソー
ス電極(10)とを有する共鳴トンネルトランジスタで
あって、該ドレイン層(2)が、該基板(1)の表面に
選択的に形成され、該スペーサ層(3)が、該基板
(1)の表面および該ドレイン層(2)の一部の表面に
形成され、該ソース電極(10)が、該ドレイン層
(2)が形成されていない領域に形成されている該チャ
ネル層(5)にオーミック接触している。
Means for Solving the Problems To achieve the above object, a resonant tunneling transistor of the present invention comprises a substrate (1) having at least a surface portion exhibiting an insulating property, and a substrate (1) formed on the surface of the substrate (1). A drain layer (2) comprising a first semiconductor exhibiting one conductivity; and a spacer layer (3) selectively formed on the drain layer (2) and comprising a second semiconductor.
And a third semiconductor formed on the spacer layer (3) and having an electron affinity smaller than that of the second semiconductor.
A double barrier quantum well structure (4) sandwiching a fourth semiconductor exhibiting the same characteristics as the semiconductor of (5), and a fifth barrier formed on the double barrier quantum well structure (4) and exhibiting first conductivity A channel layer (5) including the semiconductor of (5), a carrier supply layer (6) formed on the channel layer (5), and a carrier supply layer (6) formed on the carrier supply layer (6). A gate insulating layer (7) including a sixth semiconductor having a large band gap energy; a gate electrode (8) formed on the gate insulating layer (7); and an ohmic contact with the drain layer (2). Drain electrode (9)
And a source electrode (10) in ohmic contact with the channel layer (5), wherein the drain layer (2) is selectively formed on the surface of the substrate (1). The spacer layer (3) is formed on the surface of the substrate (1) and a part of the surface of the drain layer (2), and the source electrode (10) is formed with the drain layer (2). In ohmic contact with the channel layer (5) formed in the non-existing region.

【0010】上記本発明の共鳴トンネルトランジスタ
は、前記ゲート電極(8)が、前記ソース電極(10)
と前記ドレイン層(2)が形成されている領域との間に
形成されている。
In the above-described resonant tunneling transistor of the present invention, the gate electrode (8) is connected to the source electrode (10).
And a region where the drain layer (2) is formed.

【0011】本発明の共鳴トンネルトランジスタの製造
方法は、少なくとも表面部が絶縁性を呈する基板(1)
の表面に、第1の導電性を呈する第1の半導体を備える
ドレイン層(2)を形成する工程と、該ドレイン層
(2)上に、第2の半導体を備えるスペーサ層(3)を
選択的に形成する工程と、該スペーサ層(3)上に、該
第2の半導体よりも電子親和力が小さい第3の半導体を
用いて該第2の半導体と同一の特性を呈する第4の半導
体を挟み込んで二重障壁量子井戸構造(4)を形成する
工程と、該二重障壁量子井戸構造(4)上に、第1の導
電性を呈する第5の半導体を備えるチャネル層(5)を
形成する工程と、該チャネル層(5)上にキャリア供給
層(6)を形成する工程と、該キャリア供給層(6)上
に、該第5の半導体よりもバンドギャップエネルギが大
きい第6の半導体を備えるゲート絶縁層(7)を形成す
る工程と、該ゲート絶縁層(7)上にゲート電極(8)
を形成する工程と、ドレイン電極(9)を該ドレイン層
(2)にオーミック接触させる工程と、ソース電極(1
0)を該チャネル層(5)にオーミック接触させる工程
とを有する共鳴トンネルトランジスタの製造方法であっ
て、該ドレイン層(2)を該基板(1)の表面に選択的
に形成する工程と、該スペーサ層(3)を該基板(1)
の表面および該ドレイン層(2)の一部の表面に形成す
る工程と、該ソース電極(10)を、該ドレイン層
(2)が形成されていない領域に形成されている該チャ
ネル層(5)にオーミック接触させる工程とを有する。
According to the method for manufacturing a resonant tunneling transistor of the present invention, at least the surface of the substrate exhibits an insulating property.
Forming a drain layer (2) comprising a first semiconductor exhibiting a first conductivity on the surface of the substrate, and selecting a spacer layer (3) comprising a second semiconductor on the drain layer (2) Forming a fourth semiconductor having the same characteristics as the second semiconductor on the spacer layer (3) by using a third semiconductor having a smaller electron affinity than the second semiconductor. Forming a double-barrier quantum well structure (4) by sandwiching the same, and forming a channel layer (5) including a fifth semiconductor exhibiting first conductivity on the double-barrier quantum well structure (4) Forming a carrier supply layer (6) on the channel layer (5); and forming a sixth semiconductor having a band gap energy larger than that of the fifth semiconductor on the carrier supply layer (6). Forming a gate insulating layer (7) comprising: Layer (7) a gate electrode on (8)
Forming a drain electrode (9) in ohmic contact with the drain layer (2); and forming a source electrode (1).
0) contacting the channel layer (5) with the channel layer (5), comprising the steps of: selectively forming the drain layer (2) on the surface of the substrate (1); The spacer layer (3) is applied to the substrate (1).
Forming the source electrode (10) on the surface of the drain layer (2) and a part of the surface of the drain layer (2); ) To make ohmic contact.

【0012】上記本発明の共鳴トンネルトランジスタの
製造方法は、前記ゲート電極(8)を、前記ソース電極
(10)と前記ドレイン層(2)が形成されている領域
との間に形成する工程を有することができる。
The method of manufacturing a resonant tunnel transistor according to the present invention includes the step of forming the gate electrode (8) between the source electrode (10) and the region where the drain layer (2) is formed. Can have.

【0013】このような構造および製造方法をとること
によって、ソース・ドレイン間の重なり領域をなくすこ
とができるので、ソース・ドレイン間を直接流れるリー
ク電流成分が抑制され、ゲート電圧によるトンネル電流
のON/OFF比を増大することが可能となる。
By adopting such a structure and a manufacturing method, an overlapping region between the source and the drain can be eliminated, so that a leak current component flowing directly between the source and the drain is suppressed, and the ON of the tunnel current by the gate voltage is suppressed. It is possible to increase the / OFF ratio.

【0014】[0014]

【発明の実施の形態】以下、本発明について図面を参照
して詳細に説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the drawings.

【0015】[第1の実施の形態]図1は、本発明の第
1の実施の形態における共鳴トンネルトランジスタの構
造を示す断面図である。図1において図3と同じ符号
は、図3と同等物で同一機能を果たすものである。
[First Embodiment] FIG. 1 is a sectional view showing the structure of a resonant tunneling transistor according to a first embodiment of the present invention. 1, the same reference numerals as those in FIG. 3 denote the same components as those in FIG. 3 and perform the same functions.

【0016】図1に示した共鳴トンネルトランジスタ
は、図3を用いて説明した従来のトンネルトランジスタ
の構造とほぼ同様であるが、ドレイン層2を基板1の表
面に選択的に形成し、スペーサ層3を基板1の表面およ
びドレイン層2の一部の上に形成し、ソース電極10が
ドレイン層2の形成されていない領域に形成されている
チャネル層5にオーミック接触している点が異なる。
The resonant tunnel transistor shown in FIG. 1 has substantially the same structure as the conventional tunnel transistor described with reference to FIG. 3, except that a drain layer 2 is selectively formed on the surface of a substrate 1 and a spacer layer is formed. 3 is formed on the surface of the substrate 1 and on a part of the drain layer 2, except that the source electrode 10 is in ohmic contact with the channel layer 5 formed in a region where the drain layer 2 is not formed.

【0017】図1に示した共鳴トンネルトランジスタの
動作を、基板1に半絶縁性GaAsを用い、ドレイン層
2にn+ −GaAs層を用い、スペーサ層3にi−Ga
As層を用い、量子井戸構造4にGaAs層の両側をA
lAs層で挟み込んだ積層構造を用い、チャネル層5に
i−GaAs層を用い、キャリア供給層6にn−Al
0.3 Ga0.7 As層を用い、ゲート絶縁層7にi−Al
0.3 Ga0.7 As層を用い、ゲート電極8にAlを用
い、ドレイン電極9およびソース電極10にAuGe/
Au膜を用いた例について説明する。ここで、「i−」
は真性または実質的に真性とみなせるノンドープ半導体
を意味する略号である。
The resonance tunnel transistor shown in FIG.
The operation is performed using a semi-insulating GaAs substrate 1 and a drain layer.
2 to n+ I-Ga is used for the spacer layer 3 using a GaAs layer.
Using an As layer, the quantum well structure 4 has A on both sides of the GaAs layer.
The laminated structure sandwiched between the lAs layers is used for the channel layer 5.
Using an i-GaAs layer, n-Al
0.3 Ga0.7 Using an As layer, i-Al
0.3 Ga0.7 Al is used for the gate electrode 8 using an As layer.
AuGe / drain electrode 9 and source electrode 10
An example using an Au film will be described. Here, "i-"
Is an undoped semiconductor that can be regarded as intrinsic or substantially intrinsic
Is an abbreviation that means

【0018】第1の実施の形態の共鳴トンネルトランジ
スタにおいても、図3を用いて説明した従来例のトンネ
ルトランジスタと同様に、ソース・ドレイン間の量子井
戸構造4を介した共鳴トンネル電流を、ゲート電圧で制
御する。しかし、図1に示した第1の実施の形態の構造
においては、ソース電極直下には導電性のドレイン層2
が存在しないので、ソース・ドレイン間を直接流れるリ
ーク電流成分が抑制される。このため、ゲート電圧によ
る制御性が向上する。
In the resonance tunnel transistor of the first embodiment, as in the conventional tunnel transistor described with reference to FIG. 3, the resonance tunnel current via the quantum well structure 4 between the source and the drain is applied to the gate. Control by voltage. However, in the structure of the first embodiment shown in FIG. 1, the conductive drain layer 2 is located immediately below the source electrode.
Does not exist, the leakage current component flowing directly between the source and the drain is suppressed. Therefore, controllability by the gate voltage is improved.

【0019】次に、第1の実施の形態の共鳴トンネルト
ランジスタの製造方法について説明する。GaAs基板
1上の(100)面上に厚さ600nmのn+ −GaA
s層2を分子線エピタキシャル成長法(Molecular Beam
Epitaxy:以下、MBE法と記述する)を用いて基板温
度600℃で形成する。このn+ −GaAs層2は、濃
度3×1018cm-3のSiをドーパントとして含んでい
る。
Next, a method of manufacturing the resonant tunnel transistor according to the first embodiment will be described. A 600 nm-thick n + -GaAs is formed on the (100) plane on the GaAs substrate 1.
The s layer 2 is formed by molecular beam epitaxial growth (Molecular Beam).
It is formed at a substrate temperature of 600 ° C. by using Epitaxy (hereinafter referred to as MBE method). This n + -GaAs layer 2 contains Si at a concentration of 3 × 10 18 cm −3 as a dopant.

【0020】ドレインとなる部分以外のn+ −GaAs
層2を除去した後に、全面に厚さ50nmのi−GaA
sスペーサ層3と、厚さ7nmのi−GaAs層を厚さ
2.8nmのi−AlAs層で挟んだ量子井戸構造4
と、厚さ50nmのi−GaAsチャネル層5と、厚さ
10nmのn−Al0.3 Ga0.7 Asキャリア供給層6
と、厚さ350nmのi−Al0.3 Ga0.7 Asゲート
絶縁層7とを有する積層構造を、MBE法を用いて基板
温度560度によって再成長する。このn−Al 0.3
0.7 Asキャリア供給層6は、濃度2×1018cm-3
のSiをドーパントとして含んでいる。
N other than the part to be the drain+ -GaAs
After removing the layer 2, i-GaAs having a thickness of 50 nm is formed on the entire surface.
s spacer layer 3 and a 7 nm thick i-GaAs layer
Quantum well structure 4 sandwiched between 2.8 nm i-AlAs layers
And an i-GaAs channel layer 5 having a thickness of 50 nm and a thickness of
10 nm n-Al0.3 Ga0.7 As carrier supply layer 6
And i-Al with a thickness of 350 nm0.3 Ga0.7 As gate
The laminated structure having the insulating layer 7 is formed on a substrate by using the MBE method.
Regrows at a temperature of 560 degrees. This n-Al 0.3 G
a0.7 The As carrier supply layer 6 has a concentration of 2 × 1018cm-3
Of Si as a dopant.

【0021】ドレイン層2の一部領域に重なるように、
厚さ50nmのAl膜をゲート電極9の形状に蒸着した
後に、ドレイン電極9を形成する部分のドレイン層2上
に形成した積層構造3〜7を除去する。最後にリフトオ
フ法によって、AuGe/Au多層膜からなるドレイン
電極9およびソース電極10を形成する。
In order to partially overlap the drain layer 2,
After depositing an Al film having a thickness of 50 nm in the shape of the gate electrode 9, the laminated structures 3 to 7 formed on the drain layer 2 where the drain electrode 9 is to be formed are removed. Finally, a drain electrode 9 and a source electrode 10 made of an AuGe / Au multilayer film are formed by a lift-off method.

【0022】このような構造の半導体デバイスを形成す
ることによって、ソース・ドレイン間を流れるリーク電
流成分が抑制され、ゲート電圧によるトンネル電流のO
N/OFF比が従来例と比較して二桁以上増大する。
By forming a semiconductor device having such a structure, a leak current component flowing between a source and a drain is suppressed, and a tunnel current caused by a gate voltage is reduced.
The N / OFF ratio increases by two digits or more compared to the conventional example.

【0023】[第2の実施の形態]図2は、本発明の第
2の実施の形態における共鳴トンネルトランジスタの構
造を示す断面図である。図2において図3と同じ符号
は、図3と同等物で同一機能を果たすものである。
[Second Embodiment] FIG. 2 is a sectional view showing a structure of a resonant tunneling transistor according to a second embodiment of the present invention. 2, the same reference numerals as those in FIG. 3 denote the same components as those in FIG. 3 and perform the same functions.

【0024】図2に示した共鳴トンネルトランジスタ
は、図1を用いて説明した第1の実施の形態の構造とほ
ぼ同様であるが、ゲート電極8をソース電極10とドレ
イン層2が形成されていない領域との間にのみ形成して
いる点が異なる。
The structure of the resonant tunneling transistor shown in FIG. 2 is substantially the same as that of the first embodiment described with reference to FIG. 1, except that a gate electrode 8 is provided with a source electrode 10 and a drain layer 2. The difference is that it is formed only between the region and the non-existing region.

【0025】図2に示した共鳴トンネルトランジスタの
動作を、基板1に半絶縁性GaAsを用い、ドレイン層
2にn+ −GaAs層を用い、スペーサ層3にi−Ga
As層を用い、量子井戸構造4にGaAs層の両側をA
lAs層で挟み込んだ積層構造を用い、チャネル層5に
i−GaAs層を用い、キャリア供給層6にn−Al
0.3 Ga0.7 As層を用い、ゲート絶縁層7にi−Al
0.3 Ga0.7 As層を用い、ゲート電極8にAlを用
い、ドレイン電極9およびソース電極10にAuGe/
Au膜を用いた例について説明する。ここで、「i−」
は真性または実質的に真性とみなせるノンドープ半導体
を意味する略号である。
The resonance tunnel transistor shown in FIG.
The operation is performed using a semi-insulating GaAs substrate 1 and a drain layer.
2 to n+ I-Ga is used for the spacer layer 3 using a GaAs layer.
Using an As layer, the quantum well structure 4 has A on both sides of the GaAs layer.
The laminated structure sandwiched between the lAs layers is used for the channel layer 5.
Using an i-GaAs layer, n-Al
0.3 Ga0.7 Using an As layer, i-Al
0.3 Ga0.7 Al is used for the gate electrode 8 using an As layer.
AuGe / drain electrode 9 and source electrode 10
An example using an Au film will be described. Here, "i-"
Is an undoped semiconductor that can be regarded as intrinsic or substantially intrinsic
Is an abbreviation that means

【0026】第2の実施の形態の共鳴トンネルトランジ
スタにおいても、図3を用いて説明した従来例のトンネ
ルトランジスタと同様に、ソース・ドレイン間の量子井
戸構造4を介した共鳴トンネル電流を、ゲート電圧で制
御する。しかし、図1を用いて説明した第1の実施の形
態と同様に、第2の実施の形態の構造においても、ソー
ス電極直下には導電性のドレイン層2が存在しないの
で、ソース・ドレイン間を直接流れるリーク電流成分が
抑制される。このため、ゲート電圧による制御性が向上
する。また、第1の実施の形態と比較してゲート電極8
のゲート長が短いので、高速動作が図れる。
In the resonance tunnel transistor of the second embodiment, as in the conventional tunnel transistor described with reference to FIG. 3, the resonance tunnel current via the quantum well structure 4 between the source and the drain is applied to the gate. Control by voltage. However, similarly to the first embodiment described with reference to FIG. 1, in the structure of the second embodiment, since the conductive drain layer 2 does not exist immediately below the source electrode, the source-drain Is suppressed. Therefore, controllability by the gate voltage is improved. Also, the gate electrode 8 is different from that of the first embodiment.
, The gate length is short, so that high-speed operation can be achieved.

【0027】次に、第2の実施の形態の共鳴トンネルト
ランジスタの製造方法について説明する。第2の実施の
形態における製造方法は、第1の実施の形態における製
造方法と比較して、ゲート電極8の形成方法のみが異な
る。すなわち、第1の実施の形態の製造方法において、
ゲート電極をソース電極とドレイン層端の間に形成する
ことによって、第2の実施の形態の製造方法が得られ
る。
Next, a method for manufacturing the resonant tunnel transistor according to the second embodiment will be described. The manufacturing method according to the second embodiment differs from the manufacturing method according to the first embodiment only in the method of forming the gate electrode 8. That is, in the manufacturing method of the first embodiment,
By forming the gate electrode between the source electrode and the end of the drain layer, the manufacturing method of the second embodiment can be obtained.

【0028】GaAs基板1上の(100)面上に厚さ
600nmのn+ −GaAs層2をMBE法によって基
板温度600℃で形成する。このn+ −GaAs層2
は、濃度3×1018cm-3のSiをドーパントとして含
んでいる。
An n + -GaAs layer 2 having a thickness of 600 nm is formed on the (100) plane of the GaAs substrate 1 at a substrate temperature of 600 ° C. by MBE. This n + -GaAs layer 2
Contains Si at a concentration of 3 × 10 18 cm −3 as a dopant.

【0029】ドレインとなる部分以外のn+ −GaAs
層2を除去した後に、全面に厚さ50nmのi−GaA
sスペーサ層3と、厚さ7nmのi−GaAs層を厚さ
2.8nmのi−AlAs層で挟んだ量子井戸構造4
と、厚さ50nmのi−GaAsチャネル層5と、厚さ
10nmのn−Al0.3 Ga0.7 Asキャリア供給層6
と、厚さ350nmのi−Al0.3 Ga0.7 Asゲート
絶縁層7とを有する積層構造を、MBE法を用いて基板
温度560度によって再成長する。このn−Al 0.3
0.7 Asキャリア供給層6は、濃度2×1018cm-3
のSiをドーパントとして含んでいる。
N other than the part to be the drain+ -GaAs
After removing the layer 2, i-GaAs having a thickness of 50 nm is formed on the entire surface.
s spacer layer 3 and a 7 nm thick i-GaAs layer
Quantum well structure 4 sandwiched between 2.8 nm i-AlAs layers
And an i-GaAs channel layer 5 having a thickness of 50 nm and a thickness of
10 nm n-Al0.3 Ga0.7 As carrier supply layer 6
And i-Al with a thickness of 350 nm0.3 Ga0.7 As gate
The laminated structure having the insulating layer 7 is formed on a substrate by using the MBE method.
Regrows at a temperature of 560 degrees. This n-Al 0.3 G
a0.7 The As carrier supply layer 6 has a concentration of 2 × 1018cm-3
Of Si as a dopant.

【0030】ドレイン層2が形成されている領域に重な
らないように、厚さ50nmのAl膜をゲート電極9の
形状に蒸着した後に、ドレイン電極9を形成する部分の
ドレイン層2上に形成した積層構造3〜7の一部を除去
する。最後にリフトオフ法によって、AuGe/Au多
層膜からなるドレイン電極9およびソース電極10を形
成する。
An Al film having a thickness of 50 nm was deposited in the shape of the gate electrode 9 so as not to overlap the region where the drain layer 2 is formed, and then formed on the drain layer 2 where the drain electrode 9 is to be formed. A part of the laminated structures 3 to 7 is removed. Finally, a drain electrode 9 and a source electrode 10 made of an AuGe / Au multilayer film are formed by a lift-off method.

【0031】このような構造の半導体デバイスを形成す
ることによって、ソース・ドレイン間を流れるリーク電
流成分が抑制され、ゲート電圧によるトンネル電流のO
N/OFF比が従来例と比較して二桁以上増大する。ま
た、ゲート電極8のゲート長を短縮することによって、
動作速度が3倍向上する。
By forming a semiconductor device having such a structure, a leak current component flowing between a source and a drain is suppressed, and a tunnel current caused by a gate voltage is reduced.
The N / OFF ratio increases by two digits or more compared to the conventional example. Further, by shortening the gate length of the gate electrode 8,
The operating speed is improved three times.

【0032】なお、本発明においては、チャネル層5上
にキャリア供給層6を設けることによって、チャネル層
5の導電型をn型としている。しかし、チャネル層5に
直接不純物をドーピングして、導電性を確保しても良
い。また、実施の形態としてGaAs/AlGaAs系
を用いた場合について示したが、他の材料系を用いても
本発明を適用することができるということは明らかであ
る。
In the present invention, the conductivity type of the channel layer 5 is made n-type by providing the carrier supply layer 6 on the channel layer 5. However, conductivity may be ensured by directly doping the channel layer 5 with an impurity. Further, although the case where a GaAs / AlGaAs system is used has been described as an embodiment, it is apparent that the present invention can be applied to a case where another material system is used.

【0033】[0033]

【発明の効果】以上説明したように本発明は、ゲート電
圧による制御性に優れた負性抵抗特性を有する共鳴トン
ネルトランジスタを実現することができ、その結果とし
て、高速、低消費電力、室温動作、超高密度のトンネル
デバイス集積回路を実現することができるという効果を
有する。
As described above, according to the present invention, it is possible to realize a resonance tunnel transistor having a negative resistance characteristic excellent in controllability by a gate voltage, and as a result, high speed, low power consumption and room temperature operation can be achieved. This has the effect that an ultra-high density tunnel device integrated circuit can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施の形態における共鳴トンネ
ルトランジスタの構造を示す断面図
FIG. 1 is a sectional view showing a structure of a resonant tunnel transistor according to a first embodiment of the present invention.

【図2】本発明の第2の実施の形態における共鳴トンネ
ルトランジスタの構造を示す断面図
FIG. 2 is a sectional view showing a structure of a resonant tunneling transistor according to a second embodiment of the present invention.

【図3】従来例におけるトンネルトランジスタの構造を
示す断面図
FIG. 3 is a cross-sectional view showing the structure of a conventional tunnel transistor.

【符号の説明】[Explanation of symbols]

1 基板 2 ドレイン層 3 スペーサ層 4 半導体二重障壁量子井戸構造 5 チャネル層 6 キャリア供給層 7 ゲート絶縁層 8 ゲート電極 9 ドレイン電極 10 ソース電極 DESCRIPTION OF SYMBOLS 1 Substrate 2 Drain layer 3 Spacer layer 4 Semiconductor double barrier quantum well structure 5 Channel layer 6 Carrier supply layer 7 Gate insulating layer 8 Gate electrode 9 Drain electrode 10 Source electrode

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/778 H01L 21/338 H01L 29/66 H01L 29/80 H01L 29/812 ──────────────────────────────────────────────────続 き Continuation of front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 29/778 H01L 21/338 H01L 29/66 H01L 29/80 H01L 29/812

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 少なくとも表面部が絶縁性を呈する基板
と、該基板の表面に形成され、第1の導電性を呈する第
1の半導体を備えるドレイン層と、該ドレイン層上に選
択的に形成され、第2の半導体を備えるスペーサ層と、
該スペーサ層上に形成され、該第2の半導体よりも電子
親和力が小さい第3の半導体を用いて該第2の半導体と
同一の特性を呈する第4の半導体を挟み込んだ二重障壁
量子井戸構造と、該二重障壁量子井戸構造上に形成さ
れ、第1の導電性を呈する第5の半導体を備えるチャネ
ル層と、該チャネル層上に形成されているキャリア供給
層と、該キャリア供給層上に形成され、該第5の半導体
よりもバンドギャップエネルギが大きい第6の半導体を
備えるゲート絶縁層と、該ゲート絶縁層上に形成されて
いるゲート電極と、該ドレイン層にオーミック接触して
いるドレイン電極と、該チャネル層にオーミック接触し
ているソース電極とを有する共鳴トンネルトランジスタ
において、 該ドレイン層が、該基板の表面に選択的に形成され、該
スペーサ層が、該基板の表面および該ドレイン層の一部
の表面に形成され、該ソース電極が、該ドレイン層が形
成されていない領域に形成されている該チャネル層にオ
ーミック接触していることを特徴とする、共鳴トンネル
トランジスタ。
1. A substrate having at least a surface portion exhibiting an insulating property, a drain layer formed on a surface of the substrate and including a first semiconductor exhibiting a first conductivity, and selectively formed on the drain layer. And a spacer layer comprising a second semiconductor;
A double-barrier quantum well structure sandwiching a fourth semiconductor formed on the spacer layer and having the same characteristics as the second semiconductor by using a third semiconductor having a smaller electron affinity than the second semiconductor. A channel layer formed on the double barrier quantum well structure and including a fifth semiconductor exhibiting a first conductivity; a carrier supply layer formed on the channel layer; A gate insulating layer including a sixth semiconductor having a bandgap energy larger than that of the fifth semiconductor, a gate electrode formed on the gate insulating layer, and ohmic contact with the drain layer. A resonant tunneling transistor having a drain electrode and a source electrode in ohmic contact with the channel layer, wherein the drain layer is selectively formed on a surface of the substrate; A layer is formed on a surface of the substrate and a part of a surface of the drain layer, and the source electrode is in ohmic contact with the channel layer formed in a region where the drain layer is not formed. A resonant tunnel transistor, characterized by:
【請求項2】 前記ゲート電極が、前記ソース電極と前
記ドレイン層が形成されている領域との間に形成されて
いることを特徴とする、請求項1に記載の共鳴トンネル
トランジスタ。
2. The resonance tunnel transistor according to claim 1, wherein said gate electrode is formed between said source electrode and a region where said drain layer is formed.
【請求項3】 少なくとも表面部が絶縁性を呈する基板
の表面に、第1の導電性を呈する第1の半導体を備える
ドレイン層を形成する工程と、該ドレイン層上に、第2
の半導体を備えるスペーサ層を選択的に形成する工程
と、該スペーサ層上に、該第2の半導体よりも電子親和
力が小さい第3の半導体を用いて該第2の半導体と同一
の特性を呈する第4の半導体を挟み込んで二重障壁量子
井戸構造を形成する工程と、該二重障壁量子井戸構造上
に、第1の導電性を呈する第5の半導体を備えるチャネ
ル層を形成する工程と、該チャネル層上にキャリア供給
層を形成する工程と、該キャリア供給層上に、該第5の
半導体よりもバンドギャップエネルギが大きい第6の半
導体を備えるゲート絶縁層を形成する工程と、該ゲート
絶縁層上にゲート電極を形成する工程と、ドレイン電極
を該ドレイン層にオーミック接触させる工程と、ソース
電極を該チャネル層にオーミック接触させる工程とを有
する共鳴トンネルトランジスタの製造方法において、 該ドレイン層を該基板の表面に選択的に形成する工程
と、 該スペーサ層を該基板の表面および該ドレイン層の一部
の表面に形成する工程と、 該ソース電極を、該ドレイン層が形成されていない領域
に形成されている該チャネル層にオーミック接触させる
工程とを有することを特徴とする、共鳴トンネルトラン
ジスタの製造方法。
3. A step of forming a drain layer including a first semiconductor having a first conductivity on a surface of a substrate having at least a surface portion having an insulating property;
Selectively forming a spacer layer including the semiconductor of the above, and using a third semiconductor having an electron affinity smaller than that of the second semiconductor on the spacer layer to exhibit the same characteristics as the second semiconductor. Forming a double-barrier quantum well structure with a fourth semiconductor interposed therebetween, and forming a channel layer including a fifth semiconductor having first conductivity on the double-barrier quantum well structure; Forming a carrier supply layer on the channel layer, forming a gate insulating layer including a sixth semiconductor having a bandgap energy larger than that of the fifth semiconductor on the carrier supply layer, Forming a gate electrode on an insulating layer; making a drain electrode ohmic contact with the drain layer; and making a source electrode ohmic contact with the channel layer. In the method for manufacturing a transistor, a step of selectively forming the drain layer on a surface of the substrate; a step of forming the spacer layer on a surface of the substrate and a partial surface of the drain layer; Making ohmic contact with the channel layer formed in a region where the drain layer is not formed.
【請求項4】 前記ゲート電極を、前記ソース電極と前
記ドレイン層が形成されている領域との間に形成する工
程を有することを特徴とする、請求項3に記載の共鳴ト
ンネルトランジスタの製造方法。
4. The method according to claim 3, further comprising the step of forming the gate electrode between the source electrode and the region where the drain layer is formed. .
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