JPH0818033A - Negative differential resistant fet - Google Patents

Negative differential resistant fet

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JPH0818033A
JPH0818033A JP14428594A JP14428594A JPH0818033A JP H0818033 A JPH0818033 A JP H0818033A JP 14428594 A JP14428594 A JP 14428594A JP 14428594 A JP14428594 A JP 14428594A JP H0818033 A JPH0818033 A JP H0818033A
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fet
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Yuji Ando
裕二 安藤
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日本電気株式会社
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    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices

Abstract

PURPOSE:To further increase operation speed by improving the electron mobility within a channel in a negative differential resistance FET. CONSTITUTION:A quantum well structure 9 where the sub-band of electrode is generated is laminated at a buffer layer 2, a channel layer 3, an electron supply layer 4, a gate electrode 5, and a second cap layer 6-2 of selective dope FET with first and second cap layers 6-1 and 6-2 while holding the gate electrode. By setting the impurity concentration of the cap layers to 1X 10<18>/cm or higher, the contact resistivity between the cap layer and a channel can be reduced to the order of 10<-7>OMEGAcm<2> and achieving ohmic contact without providing an alloy region.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は電界効果トランジスタ(以下FETと記す)に関し、とくに共鳴トンネル効果に基づく負性微分抵抗(ネガティブ・ディファレンシャル・レジスタンス(Negative Differe The present invention relates to an field effect transistor (hereinafter referred to as FET), in particular a negative differential resistance based on the resonant tunneling effect (negative differential resistance (Negative differe
ntial Resistance)、以下NDRと記す)を利用したFET(負性微分抵抗FET)に関わる。 ntial Resistance), hereinafter referred to as NDR) involved in the FET (negative differential resistance FET) using.

【0002】 [0002]

【従来の技術】図7は従来の負性微分抵抗FETの主要部を示す断面図である。 BACKGROUND OF THE INVENTION FIG. 7 is a sectional view showing a main part of a conventional negative differential resistance FET. このようなFETは、例えば、 Such a FET is, for example,
ボンネフォイ(A.R.Bonnefoi)らによってアイイーイーイー・エレクトロン・デバイス・レターズ(IEEE ElectronDevice Lett Bon'nefoi (A.R.Bonnefoi) eye E by al Ii Electron Device Letters (IEEE ElectronDevice Lett
ers)誌、第EDL−6巻、第636頁、1985年に報告されている。 ers) magazine, the EDL-6 volumes, the first 636 pages, has been reported in 1985.

【0003】図に於て、201は半絶縁性GaAs基板、203はチャネル層を構成するN型GaAs層、2 [0003] FIG At a, the semi-insulating GaAs substrate 201, N-type GaAs layer constituting the channel layer 203, 2
08はGaAs/Al u Ga 1-u As/GaAs/Al 08 GaAs / Al u Ga 1-u As / GaAs / Al
u Ga 1-u As/GaAsの二重障壁を有する量子井戸構造、209はコンタクト層を構成するN型GaAs層である。 quantum well structure having a u Ga 1-u As / GaAs double barrier 209 is an N-type GaAs layer constituting the contact layer. N型GaAs層209上にはソース電極210 The source electrode 210 is formed on N-type GaAs layer 209
が、コンタクト層(N型GaAs層209)と量子井戸構造208の一部をエッチング除去して露出されたチャネル層表面203Sにはドレイン電極207が蒸着により形成され、各々アロイ処理によりオーム性接触をとってある。 But the contact layer (N-type GaAs layer 209) and the drain electrode 207 is a part etched to exposed channel layer surface 203S of the quantum well structure 208 is formed by vapor deposition, each ohmic contact by an alloy treatment It is taken. また、チャネル層表面203Sには量子井戸構造208とドレイン電極207に挟まれてゲート電極2 Further, the channel layer surface 203S quantum well structure 208 and sandwiched between the drain electrode 207 gate electrode 2
05が蒸着により形成されている。 05 is formed by vapor deposition.

【0004】このようにソース領域に量子井戸構造を有するFETは、量子井戸構造における共鳴トンネル効果に基づいて、ドレイン電流(I d )−ゲート電圧(V gs )特性にNDRを生じ、このような特性を利用すれば、周波数逓倍回路、フリップ・フロップ回路、各種論理演算回路をきわめて少ない素子数で実現できるので注目されている。 [0004] FET having a quantum well structure in this way the source region, based on the resonant tunneling effect in quantum well structure, the drain current (I d) - caused an NDR to the gate voltage (V gs) characteristics, like this by using the characteristic, frequency multiplier, the flip-flop circuit has been noted since the various logic operation circuit can be realized in an extremely small number of elements.

【0005】 [0005]

【発明が解決しようとする課題】従来の負性微分抵抗F THE INVENTION Problems to be Solved] conventional negative differential resistance F
ETはMESFETと共鳴トンネルダイオードとを接合した構成を有していた。 ET had a structure obtained by bonding a MESFET with resonant tunneling diodes. このような構造では、チャネル内のキャリアは電子移動度の低いN型半導体層中を走行するため、キャリアの平均速度が低く、チャネル遅延時間が増加してしまう。 In such a structure, the carriers in the channel is running low N-type semiconductor layer electron mobility, the average speed of the carrier is low, the channel delay time is increased. そのため遮断周波数や電力利得の向上が困難で、このようなFETを高速ディジタル回路やマイクロ波、ミリ波回路に応用する際には、十分な特性が得られないという問題があった。 It is difficult to improve Therefore cutoff frequency and power gain, such FET fast digital circuits and microwave, when applied to a millimeter wave circuit, there is a problem that sufficient characteristics are obtained.

【0006】本発明の目的は、ソース領域に量子井戸構造を有する負性微分抵抗FETのチャネル中の電子移動度を向上し、一層の高速動作を可能にすることにある。 An object of the present invention is to improve electron mobility in the channel of the negative differential resistance FET having a quantum well structure in the source region is to allow higher speed operation.

【0007】 [0007]

【課題を解決するための手段】本発明の第1の負性微分抵抗FETは、半導体基板の一主表面に順次に積層されたバッファ層、チャネル層および電子供給層と、前記電子供給層にショットキー接合するゲート電極と、前記電子供給層表面に前記ゲート電極を挟んでそれぞれ設けられ少なくとも1×10 18 /cm 3 、好ましくは少なくとも5×10 18 /cm 3のN型不純物濃度を含む第1のキャップ層および第2のキャップ層と、前記第1のキャップ層にオーム性接触するドレイン電極とを有する選択ドープFETならびに前記第2のキャップ層を被覆して設けられ電子のサブバンドを有する量子井戸構造と、前記量子井戸構造に積層されたコンタクト層と、前記コンタクト層にオーム性接触するソース電極とを有する共鳴トンネルダイオード According to a first aspect of the negative differential resistance FET of the present invention, a buffer layer that are sequentially laminated on one main surface of a semiconductor substrate, a channel layer and electron supply layer, the electron supply layer a gate electrode Schottky junction, the respectively provided to sandwich the gate electrode to the electron supply layer surface of at least 1 × 10 18 / cm 3, a preferably comprises an N-type impurity concentration of at least 5 × 10 18 / cm 3 has a first cap layer and the second cap layer, said first selecting doped FET and electronic subbands provided to cover the second cap layer and a drain electrode of ohmic contact on the cap layer resonant tunneling diode having a quantum well structure, and a contact layer stacked on the quantum well structure, and a source electrode of ohmic contact on the contact layer らなるというものである。 Is that Ranaru. この場合、前記供給層の電子親和力が前記チャネル層側から前記第1のキャップ層および第2のキャップ層側へかけて大きくなっているのが好しい。 In this case, the electron affinity of the feed layer is increased over a period from the channel layer side to the first cap layer and the second cap layer side good arbitrariness.

【0008】また、本発明第2の負性微分抵抗FET Further, the present invention a second negative differential resistance FET
は、半導体基板の一主表面に順次に積層されたバッファ層、電子供給層およびチャネル層と、前記チャネル層とショットキー接合するゲート電極と、前記チャネル層表面に前記ゲート電極を挟んでそれぞれ設けられた第1のキャップ層および第2のキャップ層と、前記第1のキャップ層にオーム性接触するドレイン電極とを有する選択ドープFETならびに前記第2のキャップ層を被覆して設けられ電子のサブバンドを有する量子井戸構造と、前記量子井戸構造に積層されたコンタクト層と、前記コンタクト層にオーム性接触するソース電極とを有する共鳴トンネルダイオードからなるというものである。 The buffer layer that are sequentially laminated on one main surface of the semiconductor substrate, respectively across and the electron supply layer and the channel layer, a gate electrode the channel layer and the Schottky junction, the gate electrode to the channel layer surface a first cap layer and the second cap layer was, the first selecting doped FET and electronic sub provided to cover the second cap layer and a drain electrode for ohmic contact with the cap layer a quantum well structure having a band, and the quantum well structure are stacked a contact layer, is that consisting of a resonant tunneling diode having a source electrode for ohmic contact on the contact layer. この場合、前記チャネル層の電子親和力が前記電子供給層側から前記第1のキャップ層および第2のキャップ層側へかけて小さくなっているのが好ましい。 In this case, it is preferable that the electron affinity of the channel layer is smaller over from the electron supply layer side to the first cap layer and the second cap layer side.

【0009】 [0009]

【作用】高速動作する選択ドープFETと共鳴トンネルダイオードとを接続した構成を有しているので負性微分抵抗FETの高速化が実現される。 [Action] since it has a structure of connecting the high-speed operation for selecting doped FET and a resonant tunneling diode speed of the negative differential resistance FET it can be realized.

【0010】本発明第1の負性微分抵抗FETでは第1 [0010] The present invention in the first negative differential resistance FET first
のキャップ層および第2のキャップ層のN型不純物濃度が少なくとも1×10 18 /cm 3になっているので第1、第2のキャップ層と電子蓄積層(チャネル層における電子供給層界面近傍に形成される)の間の電子の輸送が主としてトンネル伝導で支配されオーム性接触を実現できる。 First because N-type impurity concentration of the cap layer and the second cap layer has at least 1 × 10 18 / cm 3, the electron supply layer near the interface of the second cap layer and the electron accumulation layer (channel layer transport of electrons between the formed) can be achieved mainly dominated by tunneling conduction ohmic contact. また電子供給層の電子親和力が第1,第2のキャップ層側へかけて大きくなるようにすると電子供給層とこれらのキャップ層との間に伝導帯障壁が存在しないのでオーム性接触が一層良好になる。 The electron affinity of the electron supply layer is first, ohmic contact is better because the conduction band barrier does not exist between the second over the cap layer side to be larger when the electron supply layer and those of the cap layer become.

【0011】第2の負性微分抵抗FETでは第1,第2 [0011] The first in the second negative differential resistance FET, the second
のキャップ層とチャネル層との間に高抵抗の電子供給層がないので第1,第2のキャップ層のN型不純物濃度に関する限定は不必要である。 First since there is no electron supply layer of high resistance between the cap layer and the channel layer, limitation on the N-type impurity concentration of the second cap layer is unnecessary. またチャネル層の電子親和力が第1,第2のキャップ層側へかけて小さくするようにするとチャネル層とこれらのキャップ層との間に伝導帯障壁が存在しないようにすることができる。 Also it is possible to make the electron affinity of the channel layer is not the conduction band barrier is present between the first and so as to reduce over the second cap layer side channel layer and those of the cap layer.

【0012】 [0012]

【実施例】図1(a)は本発明の第1の実施例の主要部を示す断面図、図1(b)は図1(a)のA部拡大図である。 EXAMPLES 1 (a) is a cross-sectional view showing a main part of a first embodiment of the present invention, FIG. 1 (b) is an enlarged view of a portion A of FIG. 1 (a).

【0013】この実施例は、半絶縁性GaAs基板1 [0013] This example, semi-insulating GaAs substrate 1
(半導体基板)の一主表面に順次に積層されたアンドープGaAs層2(バッファ層)、アンドープIn x Ga An undoped GaAs layer 2 (a buffer layer) which are sequentially laminated on one main surface of a (semiconductor substrate), an undoped an In x Ga
1-x As層3(チャネル層)およびN型Al y Ga 1-y 1-x As layer 3 (channel layer) and an N-type Al y Ga 1-y
As層4(電子供給層)と、電子供給層(4)にショットキー接合するゲート電極5と、電子供給層(4)表面にゲート電極5を挟んでそれぞれ設けられ5×10 18 As layer 4 (electron supply layer), and the gate electrode 5 to the Schottky junction electron supply layer (4), the electron supply layer (4) respectively provided to sandwich the gate electrode 5 on the surface 5 × 10 18 /
cm 3のN型不純物濃度を含むN型GaAs層からなる第1のキャップ層6−1および第2のキャップ層6−2 first cap layer made of N-type GaAs layer including N-type impurity concentration of cm 3 6-1 and the second cap layer 6-2
と、第1のキャップ層6−1にオーム性接触するドレイン電極7(AuGe/Ni/Auからできている。)とを有する選択ドープFETならびに第2のキャップ層6 When the drain electrode 7 to ohmic contact with the first cap layer 6-1 (made from AuGe / Ni / Au.) And the selection doped FET and a second cap layer 6
−2を被覆して設けられ電子のサブバンドを有する量子井戸構造8と、量子井戸構造8に積層されたコンタクト層9と、コンタクト層9にオーム性接触するソース電極10(AuGe/Ni/Auからできている。)とを有する共鳴トンネルダイオードからなるというものである。 A quantum well structure 8 having an electron subbands provided by coating -2, a contact layer 9 laminated on the quantum well structure 8, a source electrode 10 which contacts ohmic contact layer 9 (AuGe / Ni / Au made from.) and those that consist resonant tunneling diodes with. チャネル層(3)と電子供給層(4)との界面近傍には二次元電子ガスEが蓄積される電子蓄積層(図示しない)が誘起される。 Electron accumulation layer is a two-dimensional electron gas E is accumulated near the interface of the channel layer (3) electron supply layer (4) is (not shown) is induced.

【0014】図2はこの実施例の基板表面に垂直な方向に於ける各半導体層のInAs組成比xとAlAs組成比yの分布を示す。 [0014] Figure 2 shows the distribution of the InAs composition ratio x and AlAs composition ratio y of in each semiconductor layer in a direction perpendicular to the substrate surface in this embodiment. 本実施例では、アンドープInGa In this embodiment, the undoped InGa
1-y As層3に於けるInAs組成比xは0.25であり、Al y Ga 1-y As層4に於けるAlAs組成比y 1-y in InAs composition ratio x of As layer 3 is 0.25, Al y Ga 1-y in the As layer 4 AlAs composition ratio y
は0.15になっている。 It has become to 0.15.

【0015】このようなFETは以下のようにして作製される。 [0015] Such a FET is fabricated in the following manner. 半絶縁性GaAs基板1の(100)面に例えば、分子線エピタキシャル(以下MBEと記す)成長法により、厚さ1μmのアンドープGaAs層2、厚さ1 For example, (100) plane of the semi-insulating GaAs substrate 1, (hereinafter referred to as MBE) molecular beam epitaxy by growth method, the thickness of 1μm undoped GaAs layer 2, the thickness 1
0nmのアンドープIn 0.25 Ga 0.75 As層3、厚さ3 Undoped In 0.25 Ga 0.75 As layer 3 of 0 nm, a thickness of 3
0nm,不純物としてSiを濃度2×10 18 /cm 3にドーピングされたN型Al 0.15 Ga 0.85 As層4、厚さ50nm、不純物としてSiを濃度5×10 18 /cm 3 0 nm, the Si as an impurity concentration of 2 × 10 18 / cm N-type doped to a 3 Al 0.15 Ga 0.85 As layer 4, a thickness of 50 nm, the concentration of Si as an impurity 5 × 10 18 / cm 3
にドーピングされたN型GaAs層を堆積する。 Depositing N-type GaAs layer doped with. 次いで、厚さ10nmのアンドープGaAs層8a1(第1 Then, an undoped GaAs layer with a thickness of 10 nm 8a1 (first
のスペーサ層)、厚さ3nmのアンドープAlAs層8 Spacer layer) having a thickness of 3nm undoped AlAs layer 8
b1(第1の障壁層)、厚さ5nmのアンドープGaA b1 (first barrier layer), a thickness of 5nm undoped GaA
s層8c(量子井戸層)、厚さ3nmのアンドープAl s layer 8c (quantum well layer), a thickness of 3nm undoped Al
As層8b2(第2の障壁層)、厚さ10nmのアンドープGaAs層8a2(第2のスペーサ層)を順次にM As layer 8b2 (second barrier layer), an undoped GaAs layer with a thickness of 10 nm 8a2 (second spacer layer) to sequentially M
BE法により堆積して量子井戸構造8を形成する。 It is deposited by BE method for forming a quantum well structure 8. 次に不純物としてSiを濃度5×10 18 /cm 3にドーピングされた厚さ50nmのN型GaAs層9を形成する。 Then to form the N-type GaAs layer 9 having a thickness of 50nm, which is doped with Si as an impurity concentration of 5 × 10 18 / cm 3.

【0016】ここで、In x Ga 1-x AsとGaAsは格子定数が異なるが、アンドープIn 0.25 Ga 0.75 As [0016] Here, In x Ga 1-x As and GaAs may have different lattice constants, an undoped In 0.25 Ga 0.75 As
層3をミスフィット転位の発生する臨界膜厚(約12n The critical thickness for the occurrence of the layer 3 misfit dislocations (about 12n
m)以下にすることによって、弾性歪が格子不整を緩和する歪格子層となり、良好な界面が形成される。 By the m) or less, it becomes strained lattice layer in which the elastic strain to relax the lattice mismatching, good interface is formed.

【0017】次に、コンタクト層(9)と量子井戸構造8の一部をエッチング除去することによりキャップ層表面6Sを露出する。 Next, to expose the cap layer surface 6S by some contact layer (9) of the quantum well structure 8 is removed by etching. コンタクト層9上にはソース電極1 The source electrode 1 is formed on the contact layer 9
0を、キャップ層表面6Sにはドレイン電極7を蒸着により形成した後、通常のアロイ処理によりソース電極1 0, was formed by depositing a drain electrode 7 on the cap layer surface 6S, source electrode 1 by conventional alloying process
0とコンタクト層9間及び、ドレイン電極7とキャップ層6−1間のオーム性接触をとる。 Between 0 and the contact layer 9 and, while establishing ohmic contact between the drain electrode 7 and the cap layer 6-1. このアロイ処理では量子井戸構造8は破壊されない。 Not destroyed quantum well structure 8 in this alloy process. さらに、キャップ層4 In addition, the cap layer 4
の量子井戸構造8とドレイン電極7によって挟まれた領域の一部をエッチング除去することによって露出された電子供給層(4)表面4Sには、例えば、電子ビーム(以下EBと記す)露光法により形成したレジストパタン(図示しない)をマスクとしてゲート金属を蒸着することによりゲート電極5を形成する。 The electron supply layer exposed by the portion of the region sandwiched by the quantum well structure 8 and the drain electrode 7 is removed by etching (4) the surface 4S, for example, by electron beam (hereinafter referred to as EB) exposure method formed resist pattern (not shown) to form the gate electrode 5 by depositing the gate metal as a mask. このようにして、 In this way,
図1のようなFETが作製される。 FET as shown in FIG. 1 is manufactured.

【0018】ここで、キャップ層の不純物濃度は5×1 [0018] Here, the impurity concentration of the cap layer 5 × 1
18 /cm 3と高いので、第1,第2のキャップ層6− Since high as 0 18 / cm 3, first, second cap layer 6
1,6−2とチャネル層3間の接触抵抗率を10 -7 Ωc The contact resistivity between 1,6-2 and the channel layer 3 10 -7 .omega.c
2程度まで低減できる。 It can be reduced to about m 2. 選択ドープFETのキャップ層と二次元電子ガスEが蓄積される電子蓄積層との間にはキャップ層/電子供給層/チャネル層ヘテロ接合が存在するが、選択ドープFETにおいてキャップ層の不純物濃度を1×10 18 /cm 3以上にすることにより主としてトンネル伝導により電子が輸送されキャップ層からチャネル層へかけてアロイ領域を設けなくてもよいことは、例えばアイイーイーイー・エレクトロン・デバイス・レターズ(IEEE Electron Devic Although the cap layer / electron supply layer / channel layer heterojunction between the cap layer and the electron accumulation layer two-dimensional electron gas E are accumulated in the selected doped FET exist, the impurity concentration of the cap layer in the selection doped FET 1 × 10 18 / cm 3 to may not be provided alloy region mainly applied by tunnel conduction from electrons are transported cap layer to the channel layer by the above, for example, the eye E Ii electron device Letters ( IEEE Electron Devic
e Letters)誌、第EDL−8巻、第389頁−第391頁、1987年にも記載されている。 e Letters) Journal, Vol. EDL-8, pp. 389 - pp. 391, are also described in 1987. 本実施例の選択ドープFETについても第1,第2のキャップ層の不純物濃度を少なくとも1×10 18 /cm 3 、好ましくは少なくとも5×10 18 /cm 3にすることにより量子井戸構造を破壊するアロイ領域の形成を行なうことなくチャネル層との接触抵抗を10 -7 Ω・cm 2程度に低減できた。 The first also select doped FET of this embodiment, the second at least the impurity concentration of the cap layer of × 10 18 / cm 3, preferably to destroy the quantum well structure by at least 5 × 10 18 / cm 3 the contact resistance between the channel layer without performing the formation of the alloy region was reduced to about 10 -7 Ω · cm 2. また、選択ドープFETにおいて、キャップ層中のシートキャリア濃度(不純物濃度×膜厚)を5 Further, in the selection doped FET, the sheet carrier concentration of the cap layer (the impurity concentration × thickness) 5
×10 12 /cm 2とすることにより、キャップ層とチャネル層間のアクセス抵抗を低減できることが特開平2− × With 10 12 / cm 2, it is JP-A can reduce the access resistance of the cap layer and the channel layers 2
12928号公報に記載されているが、本実施例の選択ドープFETにおいてもシートキャリア濃度を少なくとも5×10 12 /cm 2 、好ましくは少なくとも5×10 It is described in 12928 JP, this embodiment of selecting at least 5 × the sheet carrier concentration in the doped FET 10 12 / cm 2, preferably at least 5 × 10
13 /cm 2とすることによりアクセス抵抗を十分に低減できた。 It was sufficiently reduced access resistance by the 13 / cm 2.

【0019】本実施例は、図7に示す従来例と同様にI The present embodiment, as in the conventional example shown in FIG. 7 I
d −V gs特性にNDRを有する。 having a NDR to d -V gs characteristics. 更に、従来例がチャネル層としてN型半導体を用いていたので電子移動度が低かったのに対し、本発明によれば高電子移動度の電子蓄積層をチャネルとして用いているので、より一層の高速動作が可能になる。 Furthermore, while the conventional example was low electron mobility so have used N-type semiconductor as a channel layer, since according to the present invention an electron accumulation layer of the high electron mobility is used as a channel, even more high-speed operation becomes possible.

【0020】次に、第2の実施例について説明する。 Next, a second embodiment will be described.

【0021】図1においてアンドープIn x Ga 1-x [0021] undoped In FIG 1 In x Ga 1-x A
s層3のIn組成比xを0.2、N型Al y Ga 1-y s layer 3 of In composition ratio x of 0.2, N-type Al y Ga 1-y A
s層のAl組成比yを図3に示すようにチャネル層(3)界面からキャップ層界面に向かうとともに0.2 s layer channel layer as shown in FIG. 3 the Al composition ratio y of (3) 0.2 with direction from the interface to the cap layer interface
から0に徐々に変化させる。 Gradually changed from 0 to. 電子供給層(4)の電子親和力はチャネル層側からキャップ層側へかけて大きくなる。 Electron affinity of the electron supply layer (4) increases over from the channel layer side to the cap layer side. このようなxを徐々に変化させることはMBE法により容易に実現できる。 Such gradually changing the x can be easily realized by MBE. その外は第1の実施例と同じである。 Its outside is the same as that of the first embodiment.

【0022】本実施例では、電子供給層4とキャップ層との界面でAlAs組成比が0なので界面はホモ接合となっているので伝導帯障壁が存在せず、キャップ層とチャネル層との間のオーム性接触が第1の実施例より一層良好に得られるという利点を有する。 [0022] In this embodiment, the interface surface because AlAs composition ratio 0 of the electron supply layer 4 and the cap layer is absent conduction band barriers since become homozygous, between the cap layer and the channel layer It has the advantage that ohmic contact can be obtained more satisfactorily than the first embodiment.

【0023】次に、第3の実施例について説明する。 Next, a third embodiment will be described.

【0024】図4(a)は第3の実施例の主要部を示す断面図、図4(b)は図4(a)のA部拡大図である。 [0024] FIGS. 4 (a) is a sectional view showing a main part of a third embodiment, FIG. 4 (b) is an enlarged view of a portion A of FIGS. 4 (a).

【0025】この実施例は、半絶縁性GaAs基板10 [0025] This example, semi-insulating GaAs substrate 10
1(半導体基板)の一主面に順次に積層されたアンドープAl 0.22 Ga 0.75 As層102(バッファ層)、N型Al y Ga 1-y As層104(電子供給層)およびチャネル層103(アンドープIn 0.25 Ga 0.75 As層10 1 undoped Al 0.22 Ga 0.75 As layer 102 (buffer layer) which are sequentially laminated on one main surface of a (semiconductor substrate), N-type Al y Ga 1-y As layer 104 (electron supply layer) and the channel layer 103 (undoped In 0.25 Ga 0.75 As layer 10
3aとアンドープGaAs層103b)と、チャネル層103とショットキー接合するゲート電極105(Ti 3a and an undoped GaAs layer 103b), the channel layer 103 and the Schottky junction gate electrode 105 (Ti
/Alからできている。 / It is made from Al. )と、チャネル層103表面にゲート電極105を挟んでそれぞれ設けられたN型Ga And), the channel layer 103 surface respectively provided to sandwich the gate electrode 105 N-type Ga
As層からなる第1のキャップ層106−1および第2 First cap of As layer layer 106-1 and the second
のキャップ層106−2と、第1のキャップ層106− And the cap layer 106-2, the first cap layer 106-
1にオーム性接触するドレイン電極107(AuGe/ A drain electrode 107 to ohmic contact to 1 (AuGe /
Ni/Auからできている)とを有する選択ドープFE Selection dope FE having to have) and made of Ni / Au
Tならびに第2のキャップ層106−2を被覆して設けられ電子のサブバンドを有する量子井戸構造108と、 A quantum well structure 108 having a sub-band of the provided electronic covers the T and the second cap layer 106-2,
量子井戸構造108に積層されたコンタクト層109 Contact layer 109 stacked on the quantum well structure 108
と、コンタクト層109にオーム性接触するソース電極110(AuGe/Ni/Alからできている。)とを有する共鳴トンネルダイオードからなるというものである。 When, is that consisting of a resonant tunneling diode having a source electrode 110 to ohmic contact with the contact layer 109 (made from AuGe / Ni / Al.). チャネル層(103)と電子供給層(104)との界面近傍には二次電子ガスEが蓄積される電子蓄積層(図示しない)が誘起される。 Electron accumulation layer secondary electron gas E are accumulated near the interface of the channel layer (103) electron supply layer (104) (not shown) is induced.

【0026】図5は本実施例の基板表面に垂直な方向に於ける各半導体層のInAs組成比xとAlAs組成比yの分布を示す。 [0026] Figure 5 shows the distribution of InAs composition ratio x and AlAs composition ratio y of in each semiconductor layer in a direction perpendicular to the substrate surface of the present embodiment. 電子供給層(104)に於けるAlA In the electron supply layer (104) Ala
s組成比yは0.22である。 s composition ratio y is 0.22.

【0027】チャネル層103のうち電子供給層と接合する部分(103a)のInAs組成比xは0.25キャップ層を接合する部分(103b)で0.25から0 [0027] In partial InAs composition ratio x of the partial (103a) for joining the electron supply layer of the channel layer 103 is for bonding the 0.25 cap layer (103b) from 0.25 0
にステップ状に変えられているので、2次元電子ガスは電子親和力の大きいアンドープIn 0.25 Ga 0.75 As層103aに局在する。 Since the changed stepwise, the two-dimensional electron gas is localized in large undoped In 0.25 Ga 0.75 As layer 103a electron affinity.

【0028】このようなFETは以下のようにして作製される。 [0028] Such a FET is fabricated in the following manner. 半絶縁性GaAs基板10の(100)面上に例えば、MBE成長法により、厚さ0.5μmのアンドープAl 0.25 Ga 0.75 As層102、不純物としてSi A semi-insulating GaAs substrate 10 (100) surface for example, by MBE growth method, the thickness of 0.5μm undoped Al 0.25 Ga 0.75 As layer 102, Si as an impurity
を濃度2×10 18 /cm 3にドーピングされたN型Al The doped to a concentration 2 × 10 18 / cm 3 N-type Al
0.22 Ga 0.78 As層104、厚さ10nmのアンドープIn 0.25 Ga 0.75 As層103a、厚さ30nmのアンドープGaAs層103b、厚さ50nm、不純物としてSiを濃度5×10 18 /cm 3にドーピングされたN 0.22 Ga 0.78 As layer 104, an undoped In 0.25 Ga 0.75 As layer 103a having a thickness of 10 nm, an undoped GaAs layer 103b having a thickness of 30 nm, doped thickness 50 nm, the Si as an impurity to a concentration 5 × 10 18 / cm 3 N
型GaAs層を順次に堆積する。 Sequentially depositing a type GaAs layer. 次いで厚さ10nmのアンドープGaAs層108a1(第1のスペーサ層)、厚さ2nmのアンドープAlAs層108b1 Then the undoped GaAs layer of a thickness of 10 nm 108al (first spacer layer) having a thickness of 2nm undoped AlAs layer 108b1
(第1の障壁層)、厚さ7nmのアンドープGaAs層108c(量子井戸層)、厚さ2nmのアンドープAl (First barrier layer), an undoped GaAs layer 108c (quantum well layer) having a thickness of 7 nm, a thickness of 2nm undoped Al
As層108b2(第2の障壁層)、厚さ10nmのアンドープGaAs層108a2(第2のスペーサ層)を順次にMBE法により堆積して量子井戸構造108を形成する。 As layer 108B2 (second barrier layer), an undoped GaAs layer with a thickness of 10 nm 108A2 is deposited by (second spacer layer) to sequentially MBE method to form a quantum well structure 108. 次に、不純物としてSiを濃度5×10 18 /c Next, the concentration of Si as an impurity 5 × 10 18 / c
3にドーピングされた厚さ50nmのN型GaAs層109を形成する。 forming an N-type GaAs layer 109 doped thickness 50nm in m 3.

【0029】ここで、In x Ga 1-x AsとGaAsは格子定数が異なるが、In 0.25 Ga 0.75 As層をミスフィット転位の発生する臨界膜厚(約12nm)以下にすることによって、弾性歪が格子不整を緩和する歪格子層となり、良好な界面が形成される。 [0029] Here, although In x Ga 1-x As and GaAs lattice constant is different by the In 0.25 the critical thickness (about 12 nm) that occurs in the Ga 0.75 As layer misfit dislocations or less, elastic strain There becomes strained lattice layer to relax the lattice mismatching, good interface is formed.

【0030】次に、コンタクト層109と量子井戸構造108の一部をエッチング除去することによりキャップ層表面106Sを露出する。 Next, to expose the cap layer surface 106S by a portion of the contact layer 109 and the quantum well structure 108 is removed by etching. コンタクト層109上にはソース電極110を、キャップ層(106−1)表面1 The source electrode 110 is formed on the contact layer 109, a cap layer (106-1) surface 1
06Sにはドレイン電極107を蒸着により形成した後、第1の実施例と同様に通常のアロイ処理によりソース電極110とコンタクト層106間及び、ドレイン電極107とキャップ層106−1間のオーム性接触をとる。 After forming by vapor deposition a drain electrode 107 to 06S, between the first embodiment as well as the source electrode 110 and the contact layer 106 by conventional alloying process and, ohmic contact between the drain electrode 107 and the cap layer 106 - the take. さらに、キャップ層の量子井戸構造108とドレイン電極107によって挟まれた領域の一部をエッチング除去することによって露出された電子供給層表面103 Further, the electron supply layer surface 103 a portion of the region sandwiched by the quantum well structure 108 and the drain electrode 107 of the cap layer is exposed by etching away
Sには、例えば、EB露光法により形成したレジストパタン(図示しない)をマスクとしてゲート金属を蒸着することによりゲート電極105を形成する。 The S, for example, to form the gate electrode 105 by depositing a gate metal resist pattern was formed by EB exposure method (not shown) as a mask. このようにして、図4のようなFETが作製される。 In this manner, FET as shown in FIG. 4 is produced.

【0031】本実施例では、チャネル層103のキャップ層界面近傍はInAs組成比が0で、キャップ層とチャネル層の界面はホモ接合となっているので伝導帯障壁が存在せず、キャップ層とチャネル層103aとの間の接触抵抗率がきわめて低くなる。 [0031] In this embodiment, a cap layer near the interface InAs composition ratio of the channel layer 103 is 0, the interface between the cap layer and the channel layer does not exist conduction band barriers since become homozygous, and a cap layer contact resistivity between the channel layer 103a becomes very low. また、キャップ層に於ける(不純物濃度×膜厚)積も2.5×10 13 /cm 2 Furthermore, in the cap layer (impurity concentration × thickness) product also 2.5 × 10 13 / cm 2
と高いので、キャップ層とチャネル層との間のアクセス抵抗が十分に低減され、アロイ領域を形成しなくてもオーム性接触をとることができる。 It is higher when the access resistance between the cap layer and the channel layer is sufficiently reduced, can take also ohmic contact without forming a alloy region.

【0032】また、電子親和力の大きいIn x Ga 1-x [0032] In addition, the electron affinity greater In x Ga 1-x
Asに接してゲート電極を形成した場合には、ショットキー障壁高さが低くなりゲート漏れ電流が増加してしまうが、本実施例ではゲート電極105は電子親和力の比較的小さいGaAs層(103b)上に形成されるので、ショットキー障壁高さも十分高くなり、そのような問題も発生しない。 In the case of forming a gate electrode in contact with the As, Schottky barrier the height is increased becomes the gate leakage current is low, the gate electrode 105 in the present embodiment is relatively small GaAs layer of electron affinity (103b) because it is formed on the Schottky barrier height becomes sufficiently high, it does not occur such a problem.

【0033】このようなFETは図7に示す従来のFE [0033] Such FET conventional FE shown in FIG. 7
Tと同様にI d −V gs特性にNDRを有する。 Like the T having a NDR to I d -V gs characteristics. 更に、従来のFETがチャネル層としてN型半導体を用いていたので電子移動度が低かったのに対し、本発明によれば高電子移動度の電子蓄積層をチャネルとして用いているので、より一層の高速動作が可能になる。 Furthermore, while the conventional FET was low electron mobility so we have used N-type semiconductor as a channel layer, since the electron accumulation layer of the high electron mobility according to the present invention is used as a channel, more allowing high-speed operation of.

【0034】次に、第4の実施例について説明する。 Next, the fourth embodiment will be described.

【0035】第3の実施例ではチャネル層103を2層に分けたが、本実施例ではチャネル層103を構成するアンドープIn x Ga 1-x As層のIn組成比xを図6 [0035] Although the third embodiment has divided channel layer 103 in two layers, in this embodiment an undoped In x Ga 1-x As layer of the In composition ratio x constituting the channel layer 103 Figure 6
に示すように、電子供給層104側からキャップ層側へかけて0.2から0に変化させてある。 As shown in, it is over the electron supply layer 104 side to the cap layer side is changed from 0.2 to 0. 電子親和力も電子供給層側からキャップ層側へかけて減少する。 It is also reduced over the electron supply layer side to the cap layer side electron affinity. 従って、二次元電子ガスEは電子親和力の大きい電子供給層界面近傍に局在するようにする。 Accordingly, the two-dimensional electron gas E is so localized in a large electron supply layer near the interface electron affinity.

【0036】本実施例では、第3の実施例と同様に、キャップ層(106−1,106−2)とチャネル層10 [0036] In this embodiment, like the third embodiment, a cap layer (106-1, 106-2) and the channel layer 10
3の界面はホモ接合となっているので伝導帯障壁が存在せず、キャップ層と電子蓄積層間のオーム性接触がアロイ領域を形成しないでも良好に得られる。 3 of interface there is no conduction band barriers since become homozygous, ohmic contact between the cap layer and the electron accumulation layers obtained better without forming the alloy region.

【0037】同様に、ゲート電極105は電子親和力の比較的小さいGaAs層と接触しているので、ショットキー障壁高さも十分高くなり、ゲート漏れ電流が増加するといった問題も発生しない。 [0037] Similarly, since the gate electrode 105 is in contact with the relatively small GaAs layer of electron affinity, the Schottky barrier height becomes sufficiently high, it does not occur a problem gate leakage current increases.

【0038】なお、以上の説明において、アンドープなる語は意図的に不純物をドーピングせず、技術水準上可能な純度を意味し、現状では各半導体層とも1×10 14 [0038] In the above description, the undoped term does not intentionally doped with an impurity, means capable technical level purity, in each semiconductor layer in the present circumstances 1 × 10 14
/cm 3程度の純度は容易に実現できる。 / Cm 3 order of purity can be easily realized.

【0039】以上、GaAs基板上のAlGaAs/I [0039] As described above, on a GaAs substrate AlGaAs / I
nGaAs歪系FETを用いて説明したが、本発明はもちろん、GaAs基板上のAlGaAs/GaAs系及びInGaP/InGaAs系やInP基板上のInA Has been described with reference to nGaAs distortion based FET, the present invention is, of course, AlGaAs / GaAs system on GaAs substrate and InGaP / InGaAs system and InA on InP substrate
lAs/InGaAs系及びInGaP/InGaAs lAs / InGaAs system and InGaP / InGaAs
系など他の材料系のFETにも適用可能である。 System is also applicable to other material systems FET like.

【0040】 [0040]

【発明の効果】以上説明したように、本発明によれば電子移動度の高い選択ドープFETのソースに共鳴トンネルダイオードをオーム性接触を保って集積できるので、 As described above, according to the present invention, since the source to the resonant tunneling diode highly selective doped FET electron mobility according to the present invention can be integrated while keeping the ohmic contact,
一層の高速動作可能な負性微分抵抗FETを実現できる効果がある。 There is an effect that can realize further high-speed operation possible negative differential resistance FET.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例の主要部を示す断面図(図1(a))および図1(a)のA部拡大図(図1 Sectional view showing a main part of a first embodiment of the invention, FIG (FIG. 1 (a)) and the enlarged view of a portion A of FIG 1 (a) (Figure 1
(b))である。 A (b)).

【図2】第1の実施例におけるInAs組成比xおよびAlAs組成比yの分布を示すグラフである。 2 is a graph showing the distribution of InAs composition ratio x and AlAs composition ratio y in the first embodiment.

【図3】第2の実施例におけるInAs組成比xおよびAlAs組成比yの分布を示すグラフである。 3 is a graph showing the distribution of InAs composition ratio x and AlAs composition ratio y in the second embodiment.

【図4】第3の実施例の主要部を示す断面図(図4 4 is a cross-sectional view showing a main part of a third embodiment (FIG. 4
(a))および図4(a)のA部拡大図である。 (A)) and an enlarged view of a portion A of FIG. 4 (a).

【図5】第3の実施例におけるInAs組成比xおよびAlAs組成比yの分布を示すグラフである。 5 is a graph showing the distribution of InAs composition ratio x and AlAs composition ratio y in the third embodiment.

【図6】第4の実施例におけるInAs組成比xおよびAlAs組成比yの分布を示すグラフである。 6 is a graph showing the distribution of InAs composition ratio x and AlAs composition ratio y in the fourth embodiment.

【図7】従来の負性微分抵抗FETの主要部を示す断面図である。 7 is a sectional view showing a main part of a conventional negative differential resistance FET.

【符号の説明】 DESCRIPTION OF SYMBOLS

1,101,201 半絶縁性GaAs基板 2 アンドープGaAs層 102 アンドープAl 0.22 Ga 0.78 As層 3 アンドープIn x Ga 1-x As層 103 チャネル層 103a アンドープIn 0.25 Ga 0.75 As層 103b アンドープGaAs層 203 N型GaAs層 4 N型Al y Ga 1-y As層 104 N型Al 0.22 Ga 0.78 As層 5,105,205 ゲート電極 6−1,106−1 第1のキャップ層 6−2,106−2 第2のキャップ層 7,107 ドレイン電極 8,108,208 量子井戸構造 8a1,108a1 アンドープGaAs層 8b1,108b1 アンドープAlAs層 8c,108 アンドープGaAs層 8b2,108b2 アンドープAlAs層 9,109,209 コンタクト層 10,110,210 ソー 1, 101, and 201 semi-insulating GaAs substrate 2 undoped GaAs layer 102 an undoped Al 0.22 Ga 0.78 As layer 3 of undoped In x Ga 1-x As layer 103 channel layer 103a undoped In 0.25 Ga 0.75 As layer 103b undoped GaAs layer 203 N-type GaAs layer 4 N-type Al y Ga 1-y As layer 104 N-type Al 0.22 Ga 0.78 As layer 5, 105, 205 gate electrode 6-1,106-1 first cap layer 6-2,106-2 second the cap layer 7,107 drain electrodes 8,108,208 quantum well structure 8a1,108a1 undoped GaAs layer 8b1,108b1 undoped AlAs layer 8c, 108 an undoped GaAs layer 8b2,108b2 undoped AlAs layer 9,109,209 the contact layer 10, 110 , 210 saw 電極 Electrode

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/80 ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 in identification symbol Agency Docket No. FI art display portion H01L 29/80

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体基板の一主表面に順次に積層されたバッファ層、チャネル層および電子供給層と、前記電子供給層にショットキー接合するゲート電極と、前記電子供給層表面に前記ゲート電極を挟んでそれぞれ設けられ少なくとも1×10 18 /cm 3のN型不純物濃度を含む第1のキャップ層および第2のキャップ層と、前記第1のキャップ層にオーム性接触するドレイン電極とを有する選択ドープFETならびに前記第2のキャップ層を被覆して設けられ電子のサブバンドを有する量子井戸構造と、前記量子井戸構造に積層されたコンタクト層と、 1. A buffer layer that are sequentially laminated on one main surface of a semiconductor substrate, a channel layer and electron supply layer, a gate electrode Schottky junction with the electron supply layer, the gate electrode to the electron supply layer surface across each provided with at least 1 × 10 18 / first cap layer comprising a N-type impurity concentration of cm 3 and the second cap layer, and the first drain electrode of ohmic contact with the cap layer a quantum well structure having a sub-band of the provided electronic covers selective doping FET and said second cap layer, and a contact layer stacked on the quantum well structure,
    前記コンタクト層にオーム性接触するソース電極とを有する共鳴トンネルダイオードからなることを特徴とする負性微分抵抗FET。 Negative differential resistance FET, characterized in that it consists of a resonant tunneling diode having a source electrode for ohmic contact on the contact layer.
  2. 【請求項2】 第1のキャップ層および第2のキャップ層のN型不純物濃度と膜厚との積が少なくとも5×10 Wherein the product of the N-type impurity concentration and the thickness of the first cap layer and the second cap layer is at least 5 × 10
    12 /cm 2である請求項1記載の負性微分抵抗FET。 12 / cm 2 at which claim 1 negative differential resistance FET according.
  3. 【請求項3】 電子供給層の電子親和力がチャネル層側から第1のキャップ層および第2のキャップ層側へかけて大きくなっている請求項1または2記載の微分負性抵抗FET。 Wherein the first cap layer and the second negative differential resistance FET of claim 1 or 2, wherein is greater over the cap layer side electron affinity of the electron supply layer from the channel layer side.
  4. 【請求項4】 半導体基板の一主表面に順次に積層されたバッファ層、電子供給層およびチャネル層と、前記チャネル層とショットキー接合するゲート電極と、前記チャネル層表面に前記ゲート電極を挟んでそれぞれ設けられた第1のキャップ層および第2のキャップ層と、前記第1のキャップ層にオーム性接触するドレイン電極とを有する選択ドープFETならびに前記第2のキャップ層を被覆して設けられ電子のサブバンドを有する量子井戸構造と、前記量子井戸構造に積層されたコンタクト層と、前記コンタクト層にオーム性接触するソース電極とを有する共鳴トンネルダイオードからなることを特徴とする負性微分抵抗FET。 Sandwiching 4. A buffer layer that are sequentially laminated on one main surface of the semiconductor substrate, and the electron supply layer and the channel layer, a gate electrode the channel layer and the Schottky junction, the gate electrode to the channel layer surface in is provided to cover the first cap layer and the second cap layer which are provided, the first selection doped FET and said second cap layer and a drain electrode for ohmic contact with the cap layer negative differential resistance, wherein the quantum well structure having an electron subbands, and the quantum well structure are stacked a contact layer, in that it consists of a resonant tunneling diode having a source electrode for ohmic contact on the contact layer FET.
  5. 【請求項5】 チャネル層の電子親和力が電子供給層側から第1のキャップ層および第2のキャップ層側へかけて小さくなっている請求項4記載の負性微分抵抗FE 5. A negative differential resistance FE electron affinity of the channel layer from the electron supply layer side first cap layer and the second claim 4 wherein the smaller over the cap layer side
    T。 T.
  6. 【請求項6】 チャネル層がIn x Ga 1-x As層(0 Wherein the channel layer is In x Ga 1-x As layer (0
    ≦x<1)、電子供給がN型Al y Ga 1-y As層(0 ≦ x <1), the electron supply N-type Al y Ga 1-y As layer (0
    ≦y<1)、第1のキャップ層および第2のキャップ層が第1のN型GaAs層、コンタクト層が第2のN型G ≦ y <1), the first cap layer and the second cap layer first N-type GaAs layer, the contact layer is a second N-type G
    aAs層、量子井戸構造が第1のGaAsスペーサ層、 aAs layer, a quantum well structure first GaAs spacer layer,
    第1のAlAs障壁層、GaAs量子井戸層、第2のA First AlAs barrier layer, GaAs quantum well layer, a second A
    lAs障壁層および第2のGaAsスペーサ層の積層膜である請求項1,2,3,4または5記載の負性微分抵抗FET。 lAs barrier layer and the second claim 1, 2, 3, 4 or 5 negative differential resistance FET according a laminated film of GaAs spacer layer.
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