JP3094500B2 - Field effect transistor - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明はヘテロ接合電界効果トラ
ンジスタに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a heterojunction field effect transistor.
【0002】[0002]
【従来の技術】InP基板と格子整合するIn0.53Ga
0.47Asは、電子の移動度および飽和速度がGaAsよ
りも大きい。1GHZ 以上の高周波帯で動作する電界効
果トランジスタ(FET)に適した半導体材料であるこ
とが、種々の構造のFETによって確かめられている。2. Description of the Related Art In 0.53 Ga lattice-matched to an InP substrate.
0.47 As has a higher electron mobility and saturation velocity than GaAs. Is a semiconductor material suitable for field-effect transistor (FET) operating in 1GH Z or more frequency bands, has been confirmed by the various structures of the FET.
【0003】In0.52Al0.48AsはIn0.53Ga0.47
Asと格子整合し、InPまたはIn0.53Ga0.47As
上にエピタキシャル成長できる。しかもIn0.53Ga
0.47Asよりも電子親和力が小さいので、N型のIn
0.52Al0.48AsとアンドープのIn0.53Ga0.47As
とを接合させると、In0.53Ga0.47As内の接合面近
傍に二次元電子ガス層が形成される。[0003] In 0.52 Al 0.48 As is converted to In 0.53 Ga 0.47.
Lattice matched with As, InP or In 0.53 Ga 0.47 As
It can be epitaxially grown on. Moreover, In 0.53 Ga
Since the electron affinity is lower than 0.47 As, the N-type In
0.52 Al 0.48 As and undoped In 0.53 Ga 0.47 As
Is bonded, a two-dimensional electron gas layer is formed near the bonding surface in In 0.53 Ga 0.47 As.
【0004】この二次元電子ガス層を電流チャネルとし
たFETが試作され、優れた性能が確認されている。従
来例として日経マイクロデバイスの1985年11月
号、61ページに紹介されているFETについて、図3
を参照して説明する。An FET using this two-dimensional electron gas layer as a current channel has been experimentally manufactured, and excellent performance has been confirmed. FIG. 3 shows a conventional example of a FET introduced in the Nikkei Microdevices November 1985 issue, page 61.
This will be described with reference to FIG.
【0005】分子線エピタキシャル成長法(MBE)に
より半絶縁性InP基板1上にアンドープIn0.52Al
0.48Asバッファ層2、アンドープIn0.53Ga0.47A
s電流チャネル層3、アンドープIn0.52Al0.48As
スペーサ層13、N型SiドープIn0.52Al0.48As
層14、アンドープIn0.52Al0.48As層15を順次
成長する。An undoped In 0.52 Al is formed on a semi-insulating InP substrate 1 by molecular beam epitaxy (MBE).
0.48 As buffer layer 2, undoped In 0.53 Ga 0.47 A
s current channel layer 3, undoped In 0.52 Al 0.48 As
Spacer layer 13, N-type Si-doped In 0.52 Al 0.48 As
A layer 14 and an undoped In 0.52 Al 0.48 As layer 15 are sequentially grown.
【0006】InAlAsバッファ層2は半絶縁性In
P基板1からの不純物の拡散を防ぎ、InGaAs電流
チャネル層3の電気的特性を向上させる。[0006] The InAlAs buffer layer 2 is made of semi-insulating In.
The diffusion of impurities from the P substrate 1 is prevented, and the electrical characteristics of the InGaAs current channel layer 3 are improved.
【0007】SiドープInAlAs層14よりもIn
GaAs電流チャネル層3の方が電子親和力が大きい。
そのため電子がSiドープInAlAs層14から厚さ
20Aの薄いアンドープInAlAsスペーサ層13を
介してInGaAs電流チャネル層3へ移動する。そう
してInGaAs電流チャネル層3のInAlAsスペ
ーサ層13とのヘテロ接合界面近傍に二次元電子ガス層
5が形成される。The In-doped InAlAs layer 14 is more In
The GaAs current channel layer 3 has a higher electron affinity.
Therefore, electrons move from the Si-doped InAlAs layer 14 to the InGaAs current channel layer 3 via the thin undoped InAlAs spacer layer 13 having a thickness of 20A. Thus, a two-dimensional electron gas layer 5 is formed near the heterojunction interface between the InGaAs current channel layer 3 and the InAlAs spacer layer 13.
【0008】薄いアンドープInAlAsスペーサ層1
3は、二次元電子ガス層5とSiドープInAlAs層
14内のイオン化したSiドナーとを空間的に隔てるこ
とにより、電子のクーロン散乱が減り、二次元電子ガス
の移動度を向上させるためのものである。[0008] Thin undoped InAlAs spacer layer 1
3 is for spatially separating the two-dimensional electron gas layer 5 and the ionized Si donor in the Si-doped InAlAs layer 14 to reduce electron Coulomb scattering and improve the mobility of the two-dimensional electron gas. It is.
【0009】Alのショットキゲート電極6は最上層の
アンドープInAlAs層15上に形成されており、ソ
ース電極7とドレイン電極8との間に流れる電流を制御
する。このFETのトランスコンダクタンスgm は室温
で440ms/mmが得られており、これは同じゲート
電極長のGaAsMESFETを上まわる性能である。The Schottky gate electrode 6 of Al is formed on the uppermost undoped InAlAs layer 15 and controls the current flowing between the source electrode 7 and the drain electrode 8. The transconductance g m of the FET is 440ms / mm is obtained at room temperature, which is the ability to exceed the GaAsMESFET the same gate electrode length.
【0010】[0010]
【発明が解決しようとする課題】従来のFETはInY
Al1-Y Asの混合比がY=0.52であり、ゲート電
極とのショットキ接合のショットキ障壁高さが0.8e
Vと低い。正のゲートバイアスを印加してエンハンスメ
ントモードで用いると、ゲートリーク電流が10A/c
m2 以上まで増加することが問題となる。The conventional FET is In Y
The mixing ratio of Al 1 -Y As is Y = 0.52, and the Schottky barrier height of the Schottky junction with the gate electrode is 0.8 e.
V and low. When a positive gate bias is applied and the device is used in the enhancement mode, the gate leakage current becomes 10 A / c.
It is a problem that increases until m 2 or more.
【0011】これを解決するためショットキ障壁高さが
0.8eV以上あるAlZ Ga1-Z As(0<Z≦1)
をInAlAsの代りに用いることが考えられるが、格
子定数が違うので格子整合させることができない。ヘテ
ロ接合界面で格子定数の差から転位欠陥が発生して、F
ETの特性変動、不安定性が生じて新たな問題となる。[0011] There Schottky barrier height than 0.8eV to solve this Al Z Ga 1-Z As ( 0 <Z ≦ 1)
May be used instead of InAlAs, but lattice matching cannot be performed because the lattice constant is different. Dislocation defects occur at the heterojunction interface due to the difference in lattice constant, and F
ET characteristics change and instability occur, and this is a new problem.
【0012】[0012]
【課題を解決するための手段】本発明の特徴は、InP
基板の一主面上にInPと格子整合するInGaAsチ
ャネル層とAlAs−InAs超格子層とが順次形成さ
れ、前記AlAs−InAs超格子層上にゲート電極が
形成され、AlAs−InAs超格子層のAlAs薄膜
の膜厚t1 とInAs薄膜の膜厚t2 との比t1 /t2
が下層から上層にかけて次第に増加する電界効果トラン
ジスタであって、前記AlAs−InAs超格子層上に
シリコンをドープしたN + 型GaAsコンタクト層が形
成され、前記N + 型GaAsコンタクト層上にソース電
極およびドレイン電極が形成された電界効果トランジス
タにある。本発明の他の特徴は、InP基板の一主面上
にInPと格子整合するInGaAsチャネル層とAl
As−InAs超格子層とが順次形成され、前記AlA
s−InAs超格子層上にゲート電極が形成され、Al
As−InAs超格子層のAlAs薄膜の膜厚t 1 とI
nAs薄膜の膜厚t 2 との比t 1 /t 2 が下層から上層
にかけて次第に増加する電界効果トランジスタであっ
て、前記AlAs−InAs超格子層にリセスが形成さ
れ、前記リセスの底部上に前記ゲート電極が形成された
電界効果トランジスタにある。 SUMMARY OF THE INVENTION The feature of the present invention is that InP
And the InGaAs channel layer and the AlAs-InAs superlattice layer is lattice-matched to InP on one major surface of the substrate are sequentially formed, a gate electrode is formed on the AlAs-InAs superlattice layer, the AlAs-INAS superlattice layer Ratio t 1 / t 2 of thickness t 1 of AlAs thin film to thickness t 2 of InAs thin film
Field effect Trang but which gradually increases from the lower toward the upper layer
A transistor, on the AlAs-InAs superlattice layer,
N + type GaAs contact layer doped with silicon
And a source electrode on the N + -type GaAs contact layer.
In a field effect transistor in which a pole and a drain electrode are formed . Another feature of the present invention is that one main surface of the InP substrate is
InGaAs channel layer lattice-matched with InP and Al
An As-InAs superlattice layer is sequentially formed, and the AlA
A gate electrode is formed on the s-InAs superlattice layer, and Al
The as-InAs of AlAs thin superlattice layer thickness t 1 and I
The ratio t 1 / t 2 with respect to the thickness t 2 of the nAs thin film is from the lower layer to the upper layer.
Field-effect transistors that gradually increase
As a result, a recess is formed in the AlAs-InAs superlattice layer.
Forming the gate electrode on the bottom of the recess.
In field effect transistors.
【0013】[0013]
【作用】分子線エピタキシャル成長法(MBE)や有機
金属気相成長法(MOCVD)により格子定数の異なる
化合物半導体薄層が形成されている。各層の厚さを転位
欠陥の発生し始める臨界膜厚以内に止める。各層を交互
に積層することにより、転位欠陥を発生させることな
く、エピタキシャル成長できることが明らかになってい
る。The compound semiconductor thin layers having different lattice constants are formed by molecular beam epitaxy (MBE) or metal organic chemical vapor deposition (MOCVD). The thickness of each layer is stopped within the critical thickness at which dislocation defects begin to occur. It has been clarified that by alternately stacking the layers, epitaxial growth can be performed without generating dislocation defects.
【0014】格子定数の差が7%あるInAsとAlA
sとの薄層でも各層の厚さを50A以下に限定すること
により、転位欠陥を生じることなく数1000A積層さ
せることができる。またIn0.53Ga0.47Asと格子整
合するInY Al1-Y AsのIn組成YはY=0.52
であるが、このInY Al1-Y Asと同じ性質の化合物
半導体をInAsおよびAlAsの薄層を交互に積層し
た超格子で作ることができる。InAs and AlA having a lattice constant difference of 7%
By limiting the thickness of each layer to 50 A or less even with a thin layer of s, it is possible to stack several thousand A without generating dislocation defects. The In composition Y of In Y Al 1-Y As lattice-matched to In 0.53 Ga 0.47 As is Y = 0.52.
However, a compound semiconductor having the same properties as In Y Al 1-Y As can be made of a superlattice in which thin layers of InAs and AlAs are alternately stacked.
【0015】すなわちInAsの薄層の厚さt1 とAl
Asの薄層の厚さt2 との比t1 /t2 が0.52/
0.48≒1.08とする。これらを交互に積層した超
格子はIn0.52Al0.48Asと等価になり、平均的な格
子定数はInPの格子定数と一致するとみなせる。That is, the thickness t 1 of the thin layer of InAs and Al
The ratio t 1 / t 2 to the thickness t 2 of the thin As layer is 0.52 /
0.48 ≒ 1.08. A superlattice in which these are alternately laminated becomes equivalent to In 0.52 Al 0.48 As, and the average lattice constant can be considered to be equal to the lattice constant of InP.
【0016】したがってFETの電流チャネル層となる
In0.53Ga0.47As層上にこの超格子を成長させる
と、これらの半導体ヘテロ接合界面での格子定数の違い
による転位欠陥の発生を防ぐことができる。Therefore, when this superlattice is grown on the In 0.53 Ga 0.47 As layer serving as the current channel layer of the FET, it is possible to prevent the generation of dislocation defects due to the difference in lattice constant at the interface between these semiconductor heterojunctions.
【0017】そのあと徐々にこの超格子におけるt1 /
t2 を減らす(InAs薄膜の割合を減らす)ことによ
り、超格子の平均的なバンドギャップが増加する。こう
して金属ゲート電極とのショットキ接合障壁をAlAs
の≒1.2eV付近まで容易に高めることができる。Then, gradually, t 1 /
Reducing t 2 (reducing the proportion of InAs thin film) increases the average bandgap of the superlattice. Thus, the Schottky junction barrier with the metal gate electrode is changed to AlAs.
≒ 1.2 eV.
【0018】[0018]
【実施例】本発明に関連する技術について、図1(a)
の断面図および図1(b)の部分拡大断面図を参照して
説明する。FIG. 1A shows a technique related to the present invention.
1 and a partially enlarged cross-sectional view of FIG.
【0019】結晶面が(100)のFeドープ半絶縁性
InP基板1に、MBEにより厚さ5000Aのアンド
ープInAlAsバッファ層2および厚さ1000Aの
アンドープInGaAs電流チャネル層3を順次成長し
た。On a Fe-doped semi-insulating InP substrate 1 having a crystal plane of (100), an undoped InAlAs buffer layer 2 having a thickness of 5000 A and an undoped InGaAs current channel layer 3 having a thickness of 1000 A were sequentially grown by MBE.
【0020】InAlAsバッファ層2およびInGa
As電流チャネル層3のInAs組成比は、それぞれ
0.52および0.53とし、半絶縁性InP基板1と
格子定数を合わせて格子整合させた。InAlAs buffer layer 2 and InGa
The InAs composition ratio of the As current channel layer 3 was set to 0.52 and 0.53, respectively, and lattice matching was performed with the semi-insulating InP substrate 1 by matching the lattice constant.
【0021】ソース電極7およびドレイン電極8はAu
Ge・Ni合金からなり、InGaAs電流チャネル層
3上にSiをドープしたInAsおよびAlAs薄層を
複数層積層した超格子4を隔てて配置され、InGaA
s電流チャネル層3と電気的に良好なオーミックコンタ
クトを形成している。The source electrode 7 and the drain electrode 8 are made of Au
A superlattice 4 composed of a Ge—Ni alloy and having a plurality of thin layers of InAs and AlAs doped with Si on an InGaAs current channel layer 3 is disposed with a spacing of InGaAs.
An electrically good ohmic contact is formed with the s current channel layer 3.
【0022】超格子4上にはAlからなるゲート電極6
が形成され、超格子4を介してInGaAs電流チャネ
ル層3内に形成された二次元電子ガス層5の電子濃度を
制御してソース電極7とドレイン電極8間の電流を制御
する。A gate electrode 6 made of Al is formed on the superlattice 4.
Is formed, and the current between the source electrode 7 and the drain electrode 8 is controlled by controlling the electron concentration of the two-dimensional electron gas layer 5 formed in the InGaAs current channel layer 3 via the superlattice 4.
【0023】超格子層4は図1(b)に示すように、I
nGaAsチャネル層3上にMBEによってSiを2×
1018cm-3ドープしたInAs層9とAlAs層10
とを交互にエピタキシャル成長した。As shown in FIG. 1B, the superlattice layer 4
2 × Si by MBE on nGaAs channel layer 3
10 18 cm -3 doped InAs layer 9 and AlAs layer 10
And were alternately epitaxially grown.
【0024】InGaAs電流チャネル層3と接する最
初のAlAs層10の厚さt2 とそのAlAs層10と
接するInAs層9の厚さt1 との比t1 /t2 は、I
nGaAs電流チャネル層3(In組成0.53)の格
子定数と、このAlAs層10およびInAs層9の平
均格子定数とが一致するように、t1 /t2 =0.52
/0.48≒1.08にできるだけ近づけた。The ratio t 1 / t 2 of the thickness t 2 of the first AlAs layer 10 in contact with the InGaAs current channel layer 3 to the thickness t 1 of the InAs layer 9 in contact with the AlAs layer 10 is I
t 1 / t 2 = 0.52 so that the lattice constant of the nGaAs current channel layer 3 (In composition 0.53) matches the average lattice constant of the AlAs layer 10 and the InAs layer 9.
/0.48≒1.08.
【0025】さらにt1 ,t2 はそれぞれのヘテロ接合
界面で転位欠陥を発生させないように、臨界膜厚以下の
それぞれ52Aおよび48Aとするよう成長をコントロ
ールした。Further, the growth was controlled so that t 1 and t 2 were 52 A and 48 A, respectively, which were equal to or less than the critical film thickness so as not to generate dislocation defects at the respective heterojunction interfaces.
【0026】以後AlAs層10とInAs層9とは、
隣接する2層の膜厚の和が約100Aで、t1 /t2 が
上層になるにつれて徐々に小さくなり、最後にゲート電
極5と接する最上部でt1 /t2 =0.064とした。
実際にはAlAs層10とInAs層9とをそれぞれ4
層ずつエピタキシャル成長し、超格子4の厚さを400
Aとした。Hereinafter, the AlAs layer 10 and the InAs layer 9 are
The sum of the film thicknesses of two adjacent layers is about 100 A, and gradually decreases as t 1 / t 2 becomes higher, and finally t 1 / t 2 = 0.064 at the uppermost portion in contact with the gate electrode 5. .
Actually, the AlAs layer 10 and the InAs layer 9
Each layer is epitaxially grown, and the thickness of the superlattice 4 is set to 400
A.
【0027】図1(a)のInGaAsFETで、Al
ゲート電極6と超格子層9とのショットキゲート接合の
障壁高さは約1eVとなる。正バイアスしたゲート電極
のリーク電流はIn0.52Al0.48Asを超格子4の代り
に用いた場合と比べて大幅に減少した。In the InGaAs FET shown in FIG.
The barrier height of the Schottky gate junction between the gate electrode 6 and the superlattice layer 9 is about 1 eV. The leak current of the positively biased gate electrode was significantly reduced as compared with the case where In 0.52 Al 0.48 As was used instead of the superlattice 4.
【0028】例えばゲートバイアス電圧+0.5V印加
時のゲートリーク電流は10-1〜10-2A/cm2 程度
で、In0.52Al0.48Asを用いた場合の1/100以
下となった。InGaAsの二次元電子ガスを電流チャ
ネルとするFETの高周波帯における雑音指数が著しく
低減された。For example, the gate leakage current when a gate bias voltage of +0.5 V is applied is about 10 -1 to 10 -2 A / cm 2, which is 1/100 or less of that when In 0.52 Al 0.48 As is used. The noise figure in the high frequency band of the FET using the two-dimensional electron gas of InGaAs as the current channel was significantly reduced.
【0029】ショットキ接合の障壁高さが高くなったの
でゲート電極の逆方向耐圧も向上し、高周波帯用高出力
素子としての実用化が可能となった。Since the barrier height of the Schottky junction has been increased, the reverse breakdown voltage of the gate electrode has also been improved, and it has become possible to put it to practical use as a high-output device for a high frequency band.
【0030】つぎに本発明の実施例について、図2を参
照して説明する。Next, an embodiment of the present invention will be described with reference to FIG.
【0031】本実施例では図1の超格子層4の上にSi
を高濃度ドープしたN+ 型GaAsコンタクト層11を
付加した。ソース電極7およびドレイン電極8と半導体
層とのコンタクト抵抗を削減する。さらにリセス12を
形成して超格子層4上にゲート電極6を設けてゲート電
極6およびソース電極7間の直列抵抗を下げる構造にし
た。In this embodiment, Si is superimposed on the superlattice layer 4 of FIG.
Was added to the N + -type GaAs contact layer 11 which was heavily doped. The contact resistance between the source electrode 7 and the drain electrode 8 and the semiconductor layer is reduced. Further, a recess 12 is formed and a gate electrode 6 is provided on the superlattice layer 4 to reduce the series resistance between the gate electrode 6 and the source electrode 7.
【0032】図1と同様にして超格子層4を成長したの
ち、MBEでSiを5×1018cm-3ドープした厚さ2
00AのN+ 型GaAsコンタクト層11を成長する。
そのあとフォトリソグラフィによりリセス12を形成す
る。After the superlattice layer 4 is grown in the same manner as in FIG . 1 , the thickness 2 doped with 5 × 10 18 cm −3 of Si by MBE is applied.
A 00A N + type GaAs contact layer 11 is grown.
After that, the recess 12 is formed by photolithography.
【0033】本実施例のFETにおいても、図1と同様
にゲート電極のリーク電流が従来の1/100程度まで
減少し、さらにソース電極とゲート電極間の直列抵抗が
低減され、高周波特性が一層向上した。[0033] Also in FET of this embodiment, reduced to about 1/100 leakage current of the conventional Similarly gate electrode and FIG. 1, is further reduced series resistance between the source electrode and the gate electrode, high-frequency characteristics even Improved.
【0034】[0034]
【発明の効果】FETのIn0.53Ga0.47As電流チャ
ネル層と接する面では実効的な格子定数が一致し、ゲー
ト電極とのショットキ接合障壁が大きくなるInAsと
AlAsの薄層を交互に積層した超格子を形成した。As described above, the effective lattice constant of the FET in contact with the In 0.53 Ga 0.47 As current channel layer is the same, and the Schottky junction barrier with the gate electrode becomes large. InAs and AlAs thin layers are alternately stacked. A grid was formed.
【0035】InGaAs電流チャネル層と超格子層と
のヘテロ接合界面で転位欠陥が発生することなく、かつ
FETのゲート電極のリーク電流を著しく減少させるこ
とができる。[0035] Dislocation defects do not occur at the heterojunction interface between the InGaAs current channel layer and the superlattice layer, and the leakage current of the gate electrode of the FET can be significantly reduced.
【0036】その結果InGaAs固有の高周波帯にお
ける優れた電気的特性を発揮する電界効果トランジスタ
の設計・製造が可能になった。As a result, it has become possible to design and manufacture a field effect transistor exhibiting excellent electrical characteristics in a high frequency band inherent to InGaAs.
【図1】(a)は本発明に関連する技術を示す断面図で
ある。 (b)は超格子層を示す部分断面図である。FIG. 1A is a cross-sectional view showing a technique related to the present invention. (B) is a partial sectional view showing a superlattice layer.
【図2】本発明の実施例を示す断面図である。FIG. 2 is a sectional view showing an embodiment of the present invention.
【図3】従来技術によるFETの断面図である。FIG. 3 is a cross-sectional view of a conventional FET.
1 半絶縁性InP基板 2 InAlAsバッファ層 3 InGaAsチャネル層 4 超格子層 5 二次元電子ガス層 6 ゲート電極 7 ソース電極 8 ドレイン電極 9 InAs層 10 AlAs層 11 N+ 型GaAsコンタクト層 12 リセス 13 アンドープInAlAsスペーサ層 14 N型InAlAs層 15 アンドープInAlAs層DESCRIPTION OF SYMBOLS 1 Semi-insulating InP substrate 2 InAlAs buffer layer 3 InGaAs channel layer 4 Super lattice layer 5 Two-dimensional electron gas layer 6 Gate electrode 7 Source electrode 8 Drain electrode 9 InAs layer 10 AlAs layer 11 N + type GaAs contact layer 12 Recess 13 Undoped InAlAs spacer layer 14 N-type InAlAs layer 15 Undoped InAlAs layer
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/778 H01L 21/338 H01L 29/205 H01L 29/812 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 29/778 H01L 21/338 H01L 29/205 H01L 29/812
Claims (2)
合するInGaAsチャネル層とAlAs−InAs超
格子層とが順次形成され、前記AlAs−InAs超格
子層上にゲート電極が形成され、AlAs−InAs超
格子層のAlAs薄膜の膜厚t1 とInAs薄膜の膜厚
t2 との比t1 /t2 が下層から上層にかけて次第に増
加する電界効果トランジスタであって、前記AlAs−
InAs超格子層上にシリコンをドープしたN + 型Ga
Asコンタクト層が形成され、前記N + 型GaAsコン
タクト層上にソース電極およびドレイン電極が形成され
た電界効果トランジスタ。1. A and the InGaAs channel layer and the AlAs-InAs superlattice layer is lattice-matched to InP on one principal surface of the InP substrate are sequentially formed, a gate electrode is formed on the AlAs-InAs superlattice layer, AlAs A field effect transistor wherein the ratio t 1 / t 2 of the thickness t 1 of the AlAs thin film of the InAs superlattice layer to the thickness t 2 of the InAs thin film gradually increases from the lower layer to the upper layer ;
N + -type Ga doped with silicon on InAs superlattice layer
An As contact layer is formed, and the N + -type GaAs capacitor is formed.
A source electrode and a drain electrode are formed on the tact layer.
Field-effect transistor.
合するInGaAsチャネル層とAlAs−InAs超
格子層とが順次形成され、前記AlAs−InAs超格
子層上にゲート電極が形成され、AlAs−InAs超
格子層のAlAs薄膜の膜厚t 1 とInAs薄膜の膜厚
t 2 との比t 1 /t 2 が下層から上層にかけて次第に増
加する電界効果トランジスタであって、前記AlAs−
InAs超格子層にリセスが形成され、前記リセスの底
部上に前記ゲート電極が形成された電界効果トランジス
タ。2. An InP substrate and a lattice alignment on one main surface of an InP substrate.
Combined InGaAs channel layer and AlAs-InAs super
Lattice layers are sequentially formed, and the AlAs-InAs superlattice is formed.
A gate electrode is formed on the daughter layer, and the AlAs-InAs
Thickness t 1 of AlAs thin film of lattice layer and thickness of InAs thin film
gradually increasing toward the upper layer ratio t 1 / t 2 and t 2 from the lower layer
A field-effect transistor, wherein the AlAs-
A recess is formed in the InAs superlattice layer, and a bottom of the recess is formed.
A field-effect transistor having the gate electrode formed on a portion thereof .
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