JP2004103888A

JP2004103888A - Resonant tunneling device and semiconductor integrated circuit using the same

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Publication number: JP2004103888A
Application number: JP2002265004A
Authority: JP
Inventors: Naoya Okamoto; 岡本　直哉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-09-11
Filing date: 2002-09-11
Publication date: 2004-04-02
Anticipated expiration: 2022-09-11
Also published as: JP4169553B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a resonant tunneling device which realizes a high P/V ratio, and to provide a semiconductor integrated circuit using the same. <P>SOLUTION: A double barrier structural part 13 of an RTD 10 is composed of a Ga<SB>0.9</SB>In<SB>0.1</SB>N<SB>0.02</SB>As<SB>0.98</SB>well layer 13, first and second AlAs barrier layers 13b, 13c sandwiching the well layer 13 from the outside, and first and second Ga<SB>0.9</SB>In<SB>0.1</SB>N<SB>0.02</SB>As<SB>0.98</SB>spacer layers 13d, 13e sandwiching the first and second AlAs barrier layers 13b, 13c from the outer side. Ga<SB>0.9</SB>In<SB>0.1</SB>N<SB>0.02</SB>As<SB>0.98</SB>used here is lattice-matched on GaAs, and moreover, the energy difference ▵Ec (Γ-Γ) in comparison with the energy of GaAs at the Γ point is large, and the energy difference ▵Ec (Γ-X) in compararison with the energy of AlAs at the X point is also large. Consequently, in the the first and second AlAs barrier layers 13b, 13c, a thermally excited current passing through the X point is suppressed, thereby improving the P/V ratio of the RTD 10. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、共鳴トンネル素子およびこれを用いた半導体集積回路に関し、特にＧａＡｓ系材料を用いて形成される共鳴トンネル素子およびこれを用いた半導体集積回路に関する。
【０００２】
【従来の技術】
共鳴トンネルダイオード（Ｒｅｓｏｎａｎｔ　Ｔｕｎｎｅｌｉｎｇ　Ｄｉｏｄｅ；ＲＴＤ）は、半導体からなる井戸層が、その両側を電子の共鳴トンネル効果を生じさせることができる程度に薄く形成されたポテンシャル障壁層に挟まれた障壁構造を有している。ＲＴＤは、負性微分抵抗特性と高速スイッチング特性を持つことから超高速ディジタル回路への応用が期待されている。さらに、このような共鳴トンネル素子構造を利用すれば、共鳴トンネルホットエレクトロントランジスタ（Ｒｅｓｏｎａｎｔ　ｔｕｎｎｅｌｉｎｇ　Ｈｏｔ　Ｅｌｅｃｔｒｏｎ　Ｔｒａｎｓｉｓｔｏｒ；ＲＨＥＴ）のように、回路の集積化に有効で機能的な素子の実現も可能である。
【０００３】
４０Ｇｂｐｓで動作するディジタル回路の応用においては、ＲＴＤのピーク電流密度が１×１０^５Ａ／ｃｍ^２程度必要である。しかも、室温以上での高ピーク電流密度においても、ＲＴＤの特徴的な特性であるピーク電流／バレー電流比（Ｐ／Ｖ比）が５〜１０程度必要となる。現在では、井戸層にＩｎＧａＡｓ、障壁層にＡｌＡｓを用いたＩｎＰ系ＲＴＤを、ＩｎＰ系トランジスタ（例えば、Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ；ＨＥＭＴ，Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ；ＨＢＴ）と組み合わせた単安定双安定遷移論理ゲート（ＭＯｎｏｓｔａｂｌｅ−ＢＩｓｔａｂｌｅ　ｔｒａｎｓｉｔｉｏｎ　Ｌｏｇｉｃ　Ｅｌｅｍｅｎｔ；ＭＯＢＩＬＥ）が広く用いられている。
【０００４】
図６はＭＯＢＩＬＥの回路構成例を示す図である。
この図６に示すＭＯＢＩＬＥは、２つのＲＴＤ１，ＲＴＤ２が直列に接続され、そのうちのＲＴＤ２にＨＥＭＴが並列に接続されて構成されている。ＲＴＤ２とＨＥＭＴの並列素子においては、ＲＴＤ２を流れる電流とＨＥＭＴを流れる電流とが存在し、端子Ａ，Ｂ間に流れる電流は、ＨＥＭＴのゲート電圧（Ｖｇ）でコントロールすることが可能である。
【０００５】
図７はＲＴＤとＨＥＭＴの並列素子における電流−電圧特性を示す図である。図６に示したＭＯＢＩＬＥにおいて、ＲＴＤ２とＨＥＭＴの並列素子を流れる電流Ｉ（ＲＴＤ２＋ＨＥＭＴ）は負性微分抵抗特性を示し、ＨＥＭＴのＶｇ変化に伴ってその電流値が変化する。このような特徴を利用すると、ＲＴＤ２とＨＥＭＴの並列素子の電流Ｉ（ＲＴＤ２＋ＨＥＭＴ）とＲＴＤ１の電流Ｉ（ＲＴＤ１）の大きさの違いによるラッチ動作が可能になる。
【０００６】
図８はＭＯＢＩＬＥの負荷曲線図であって、（ａ）はＩ（ＲＴＤ２＋ＨＥＭＴ）がＩ（ＲＴＤ１）よりも大きい場合、（ｂ）はＩ（ＲＴＤ２＋ＨＥＭＴ）がＩ（ＲＴＤ１）よりも小さい場合を示している。ただし、図８では、ＲＴＤ２とＨＥＭＴの並列素子を、「ＲＴＤ２＋ＨＥＭＴ」と示している。
【０００７】
Ｉ（ＲＴＤ２＋ＨＥＭＴ）と印加電圧Ｖとの関係およびＩ（ＲＴＤ１）と印加電圧Ｖとの関係において、Ｉ（ＲＴＤ２＋ＨＥＭＴ）＞Ｉ（ＲＴＤ１）の場合には、ＭＯＢＩＬＥは、図８（ａ）に示すように、低い電圧値Ｖ_Ｌでラッチされるようになる。一方、Ｉ（ＲＴＤ２＋ＨＥＭＴ）＜Ｉ（ＲＴＤ１）の場合には、ＭＯＢＩＬＥは、図８（ｂ）に示すように、高い電圧値Ｖ_Ｈでラッチされるようになる。このようなＭＯＢＩＬＥを用い、リターンゼロＤＦＦ回路を実現できる。
【０００８】
ところで、ＩｎＰ系トランジスタは、その耐圧が、ＧａＡｓ系トランジスタに比べ相対的に低く、回路設計上のマージンが狭くなってしまうという問題を有している。一方、ＭＯＢＩＬＥを用いたリターンゼロＤＦＦ回路においては、ＲＴＤの電流密度が１×１０^５Ａ／ｃｍ^２程度であれば、組み合わせるトランジスタの電流利得遮断周波数ｆ_ｔは１００ＧＨｚ程度でよい。つまり、これはＧａＡｓ系のＨＥＭＴやＨＢＴで実現できる値である。集積回路を形成する上で、ＨＥＭＴやＨＢＴをＧａＡｓ系とし、かつ、高電流密度で高性能なＲＴＤを形成できれば、耐圧の面、更にはコストの面においても有利となる。
【０００９】
ところが、例えば井戸層にＧａＡｓ、障壁層にＡｌＧａＡｓを用いたＧａＡｓ／ＡｌＧａＡｓ系、あるいは障壁層をＡｌＡｓとしたＧａＡｓ／ＡｌＡｓ系のＲＴＤでは、１×１０^４Ａ／ｃｍ^２を超える高電流密度で５以下といった高いＰ／Ｖ比を得ることが難しくなる。
【００１０】
図９はＧａＡｓ／ＡｌＡｓ系ＲＴＤのエネルギーバンド構造の例を示す図である。
ＧａＡｓ／ＡｌＡｓ系のＲＴＤは、ＧａＡｓの井戸層の両側がＡｌＡｓの障壁層で挟まれ、このＡｌＡｓの外側にＧａＡｓのスペーサ層が形成された二重障壁構造を有している。このような構造のＲＴＤの場合、図９に示すように、ＧａＡｓとＡｌＡｓの双方の伝導帯エネルギーＥｃのΓ点の差△Ｅｃ（Γ−Γ）は約１ｅＶと大きくなる。しかし、ＡｌＡｓ障壁層は間接遷移型半導体であり、そのＸ点がＧａＡｓのＥｃに対して約０．２ｅＶとわずかに高いエネルギー位置に配置される。そのため、このＸ点を流れる熱励起電流が余剰電流となり、その結果、バレー電流が増加してＰ／Ｖ比が低くなってしまうようになる。
【００１１】
このような問題に対し、従来では、ＲＴＤをＧａＡｓ系材料を用いて形成する場合には、その井戸層をＧａＡｓに替えてＩｎＧａＡｓとしたり、スペーサ層を同じくＩｎＧａＡｓとした構成にすることが多い（例えば、特許文献１参照。）。これは、井戸層のＩｎＧａＡｓのΓ点と障壁層となるＡｌＡｓのＸ点とのエネルギー差ΔＥｃ（Γ−Ｘ）を大きくするためである。
【００１２】
【特許文献１】
特開２００２−１１１０１２号公報（段落番号［００２１］）
【００１３】
【発明が解決しようとする課題】
しかし、井戸層やスペーサ層をＧａＡｓからＩｎＧａＡｓに替える場合には、ＧａＡｓとＩｎＧａＡｓの格子定数が一致しないため、その膜厚を転位が発生しない臨界膜厚（例えばＩｎ組成０．２で２５ｎｍ〜５０ｎｍ程度）にまで薄くしなければならないという問題点があった。
【００１４】
また、井戸層やスペーサ層をＩｎＧａＡｓに替えた場合でも、実際には、ＩｎＧａＡｓのΓ点とＡｌＡｓのＸ点とのエネルギー差ΔＥｃ（Γ−Ｘ）を、あまり大きくすることができていないのが現状である。
【００１５】
図１０は井戸層にＩｎＧａＡｓを用いたＲＴＤのエネルギーバンド構造を示す図、図１１は井戸層およびスペーサ層にＩｎＧａＡｓを用いたＲＴＤのエネルギーバンド構造を示す図である。
【００１６】
まず、井戸層にＩｎＧａＡｓを用いた場合であって、そのＩｎ組成比を０．２とした場合には、図１０に示すように、Ｉｎ_０．２Ｇａ_０．８ＡｓのΓ点とＡｌＡｓのＸ点とのエネルギー差ΔＥｃ（Γ−Ｘ）は約０．１２ｅＶだけ大きくなり、合計で約０．３２ｅＶ程度である。すなわち、井戸層をＧａＡｓからＩｎＧａＡｓに替えても、ＩｎＧａＡｓのΓ点とＡｌＡｓのＸ点とのエネルギー差ΔＥｃ（Γ−Ｘ）は、あまり大きくならない。
【００１７】
井戸層、スペーサ層に共にＩｎ組成比０．２のＩｎ_０．２Ｇａ_０．８Ａｓを用いた場合には、図１１に示すように、Ｉｎ_０．２Ｇａ_０．８ＡｓのΓ点とＡｌＡｓのΓ点とのエネルギー差ΔＥｃ（Γ−Γ）は約１．１２ｅＶと大きくなる。しかし、Ｉｎ_０．２Ｇａ_０．８ＡｓのΓ点とＡｌＡｓのＸ点とのエネルギー差ΔＥｃ（Γ−Ｘ）は、図１０に示した場合と同じく、合計で約０．３２ｅＶ程度である。
【００１８】
井戸層またはスペーサ層に用いるＩｎＧａＡｓのΓ点とＡｌＡｓのＸ点とのエネルギー差ΔＥｃ（Γ−Ｘ）を、これ以上大きくするためには、ＩｎＧａＡｓのＩｎ組成を更に増加させる必要がある。しかし、Ｉｎ組成の増加によって格子定数のずれはいっそう大きくなり、それにより臨界膜厚を更に小さくしなければならず、結晶成長が非常に難しくなる。
【００１９】
このように、ＲＴＤやＲＨＥＴなどの共鳴トンネル素子の形成、あるいはこれらの共鳴トンネル素子とＧａＡｓ系トランジスタとの集積には、更なるブレイクスルーが必要である。
【００２０】
本発明はこのような点に鑑みてなされたものであり、熱励起電流を抑制して高いＰ／Ｖ比を実現するＲＴＤやＲＨＥＴなどの共鳴トンネル素子およびこれを用いた半導体集積回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す構成例で実現可能な共鳴トンネル素子が提供される。本発明の共鳴トンネル素子は、第１の半導体からなるスペーサ層と、前記スペーサ層内のキャリアに対して障壁となる障壁層と、前記障壁層で挟まれた第２の半導体からなる井戸層と、を有する障壁構造を備える共鳴トンネル素子において、前記第１の半導体または前記第２の半導体がＧａＩｎＮＡｓであることを特徴とする。
【００２２】
このような共鳴トンネル素子として、図１に例示したようなＲＴＤ１０が実現される。ＲＴＤ１０における二重障壁構造部１３は、Ｇａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８井戸層１３ａと、これを両側から挟む第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃと、この第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃを更に外側から挟む第１，第２のＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８スペーサ層１３ｄ，１３ｅとから構成されている。
【００２３】
Ｇａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８井戸層１３ａおよび第１，第２のＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８スペーサ層１３ｄ，１３ｅに用いているＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８は、ＧａＡｓと格子整合する。さらに、ＧａＡｓとのΓ点のエネルギー差ΔＥｃ（Γ−Γ）が、ＩｎＧａＡｓとＧａＡｓのΓ点のエネルギー差ΔＥｃ（Γ−Γ）に比べて大きくなり、ＡｌＡｓのＸ点とのエネルギー差ΔＥｃ（Γ−Ｘ）も大きい。そのため、第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃにおいて、そのＸ点を流れる熱励起電流が抑制されるようになる。
【００２４】
また、本発明では、このような構成の共鳴トンネル素子を用いた半導体集積回路が提供される。井戸層やスペーサ層にＧａＩｎＮＡｓを用いて熱励起電流を抑制することのできる共鳴トンネル素子を実現することで、ＧａＡｓ系トランジスタなどの半導体装置との集積が可能となり、半導体集積回路の形成を低コストで行えるようになる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１はＲＴＤの要部構成例を示す図である。
【００２６】
ＲＴＤ１０は、ｎ−ＧａＡｓコンタクト層１１、第１のｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッド層１２、二重障壁構造部１３、第２のｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッド層１４、ｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層１５が、順に積層された構造を有している。ｎ−ＧａＡｓコンタクト層１１およびｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層１５上には、各コンタクト層側からＴｉ／Ｐｔ／Ａｕなどが積層されたオーミック電極である下部電極１６および上部電極１７がそれぞれ形成されている。このＲＴＤ１０を構成する各層の表面露出部分には、ＳｉＯＮなどのパッシベーション膜１８が形成されている。
【００２７】
このＲＴＤ１０の二重障壁構造部１３は、Ｇａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８井戸層１３ａと、これを両側から挟む第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃと、この第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃを更に外側から挟む第１，第２のＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８スペーサ層１３ｄ，１３ｅとから構成されている。第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃは、第１，第２のＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８スペーサ層内のキャリアに対して障壁となる。なお、この障壁層には、一般に、Ａｌ_ｘＧａ_１−ｘＡｓ（Ａｌ組成比ｘ＝０〜１）を用いることができる。
【００２８】
この二重障壁構造部１３において、Ｇａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８井戸層１３ａは膜厚５ｎｍで、第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃは共に膜厚１．４ｎｍで、第１，第２のＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８スペーサ層１３ｄ，１３ｅは共に膜厚２０ｎｍで、それぞれ形成されている。
【００２９】
また、このようなＲＴＤ１０において、ｎ−ＧａＡｓコンタクト層１１は、膜厚１００ｎｍ、不純物濃度５×１０^１８ｃｍ^−３で形成されている。
第１，第２のｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッド層１２，１４は、共に膜厚５０ｎｍ、不純物濃度１×１０^１８ｃｍ^−３で形成されている。ここで、第１のｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッド層１２は、その下部側から上部側に向かって、Ｉｎ組成比ｘを０から０．１まで、Ｎ組成比ｙを０から０．０２まで、それぞれ徐々に変化させて形成されている。一方、第２のｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッド層１４は、その下部側から上部側に向かって、Ｉｎ組成比ｘを０．１から０まで、Ｎ組成比ｙを０．０２から０まで、それぞれ徐々に変化させて形成されている。
【００３０】
ｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層１５は、膜厚１００ｎｍ、不純物濃度１×１０^１９ｃｍ^−３で形成されている。このｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層１５は、その下部側から上部側に向かって、Ｉｎ組成比ｘを０から０．７まで、徐々に変化させて形成されている。
【００３１】
このようなＲＴＤ１０の各層の形成には、例えば、有機金属気相成長（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ；ＭＯＶＰＥ）法を用いることができる。この場合、原料には、トリエチルガリウム、トリメチルアルミニウム、トリメチルインジウム、ジメチルヒドラジン、アルシン、ジシランを用いる。
【００３２】
例えば、二重障壁構造部１３におけるＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８井戸層１３ａおよび第１，第２のＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８スペーサ層１３ｄ，１３ｅの形成は、トリエチルガリウム、トリメチルインジウム、ジメチルヒドラジン、アルシンを原料に用いる。そして、気体状態とした各原料を所定の組成比となるように混合してチャンバへの導入量を調整し、第１のｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッド層１２上あるいは第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃ上に、Ｇａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８を形成する。
【００３３】
各層の形成において、ｎ−ＧａＡｓコンタクト層１１およびｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層１５以外の各層の形成は、基板温度が約５５０℃〜約７００℃、好ましくは約６５０℃〜約７００℃の条件で行うようにする。これは、成長温度が低いと、原料となる有機金属ガスの分解が起こりにくくなるため結晶の成長効率が低下し、また、成長温度が高いと、熱による凝集などによって結晶性の悪化などが起こり得るためである。
【００３４】
一方、ｎ−ＧａＡｓコンタクト層１１およびｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層１５の形成は、基板温度が約５１０℃〜約５２０℃、好ましくは約５１０℃の条件で行うようにする。これ以外の層の形成温度（約５５０℃〜約７００℃）よりも低く設定するのは、Ｓｉなどの不純物を１０^１９レベルで高濃度にドーピングするのに適しているため、および結晶性の悪化を防止するためである。
【００３５】
各層の形成後は、ＲＴＤ１０の形成領域をフォトリソグラフィによりパターニングし、Ｈ_３ＰＯ_４／Ｈ_２Ｏ_２系ウェットエッチングによりダイオードメサを形成する。その後、ダイオードメサの表面にＳｉＯＮなどのパッシベーション膜１８を形成する。最後に、パッシベーション膜１８の一部をエッチング除去し、ｎ−ＧａＡｓコンタクト層１１表面に下部電極１６、ｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層１５表面に上部電極１７を、それぞれ形成し、ＲＴＤ１０の要部を形成する。
【００３６】
なお、ＲＴＤ１０の各層の形成には、ＭＯＶＰＥ法のほか、分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ；ＭＢＥ）法や、化学ビームエピタキシー（Ｃｈｅｍｉｃａｌ　Ｂｅａｍ　Ｅｐｉｔａｘｙ；ＣＢＥ）法なども用いることができる。
【００３７】
ここで、ＲＴＤ１０の二重障壁構造部１３について、図２および図３を参照してより詳細に述べる。
図２は化合物半導体のエネルギーギャップと格子定数の関係を示す図である。
【００３８】
化合物半導体は、その組成によってエネルギーギャップおよび格子定数が変化する。一般に、Ｎは、化合物半導体中に添加されたときには、その格子定数を小さくしてエネルギーギャップを変化させ、Ｉｎ，Ｓｂは、格子定数を大きくしてエネルギーギャップを小さくする傾向を有している。
【００３９】
例えば、ＧａＡｓにＮを添加すると、ＧａＮＡｓの格子定数はＧａＡｓよりも小さくなる。それを補償するためにＩｎを添加すれば、ＧａＩｎＮＡｓをＧａＡｓに格子整合させつつ、そのエネルギーギャップを変えることができるようになる。
【００４０】
ＧａＩｎＮＡｓは、そのＩｎ組成とＮ組成を制御することにより、ＧａＡｓと格子定数が一致する範囲でエネルギーギャップをＧａＡｓより小さくすることが可能な材料として報告されている（「Ｍ．Ｋｏｎｄｏｗ　ｅｔ　ａｌ．，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．３５（１９９６）１２７３」参照）。
【００４１】
図３は二重障壁構造部におけるエネルギーバンド構造の例を示す図である。
図１に示した二重障壁構造部１３における井戸層およびスペーサ層に用いたＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８は、ＧａＡｓに対してΔＥｃが大きくなるバンドオフセットをとる。
【００４２】
ＧａＡｓと格子整合するＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８では、図３に示すように、そのΓ点とＧａＡｓのΓ点とのエネルギー差ΔＥｃ（Γ−Γ）が約０．４５ｅＶとなる。この値は、井戸層あるいはスペーサ層にＩｎ_０．２Ｇａ_０．８Ａｓを用いたときにそのΓ点とＧａＡｓのΓ点とのエネルギー差ΔＥｃ（Γ−Γ）が約０．１２ｅＶであったのに対し、非常に大きくなる。
【００４３】
したがって、Ｇａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８のΓ点とＡｌＡｓのΓ点のエネルギー差ΔＥｃ（Γ−Γ）は、ＧａＡｓのΓ点とＡｌＡｓのΓ点のエネルギー差ΔＥｃ（Γ−Γ）が約１ｅＶであるのに対し、約１．４５ｅＶとなり、より大きな値となる。さらに、ＧａＡｓのΓ点とＡｌＡｓのＸ点のエネルギー差ΔＥｃ（Γ−Ｘ）は約０．２ｅＶであることから、Ｇａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８のΓ点とＡｌＡｓのＸ点のエネルギー差ΔＥｃ（Γ−Ｘ）は約０．６５ｅＶとなる。
【００４４】
すなわち、図１に示した二重障壁構造部１３において、Ｇａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８井戸層１３ａまたは第１，第２のＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８スペーサ層１３ｄ，１３ｅのΓ点と、第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃのＸ点との間のエネルギー差ΔＥｃ（Γ−Ｘ）が、約０．６５ｅＶとなる。これは、Ｉｎ_０．２Ｇａ_０．８Ａｓ／ＡｌＡｓの二重障壁構造部を有する従来のＲＴＤで約０．３２ｅＶであったのに対し、約２倍の大きさである。これにより、熱励起電流を抑制することができ、その結果、ＲＴＤ１０において大きなＰ／Ｖ比を実現することができるようになる。
【００４５】
さらに、井戸層またはスペーサ層とするＧａＩｎＮＡｓは、ＩｎＧａＡｓと異なりＧａＡｓと格子整合するため、その形成に際し、膜厚が制限されることがない。さらに、ＧａＩｎＮＡｓを用いた場合、通常、井戸層は膜厚５ｎｍ程度と非常に薄い膜厚で形成されるので、ＧａＡｓと格子整合しなくても、更にＩｎ組成を増加させることも可能になる。
【００４６】
このＧａＩｎＮＡｓを井戸層やスペーサ層に用いる場合、Ｉｎ_０．２Ｇａ_０．８Ａｓを用いた場合に得られていたＧａＡｓとのΓ点のエネルギー差ΔＥｃ（Γ−Γ）である約０．１２ｅＶと同程度のエネルギー差ΔＥｃを得るためには、ＧａＡｓとの格子整合条件において、少なくともＩｎ組成３％、Ｎ組成０．８％とする必要がある。すなわち、Ｉｎ_０．２Ｇａ_０．８Ａｓを用いた場合よりも効果を上げようとするのであれば、ＧａＩｎＮＡｓを、Ｉｎ組成３％以上、Ｎ組成０．８％以上とすることが望ましい。
【００４７】
一方、ＧａＡｓとの格子整合条件下では、Ｉｎ組成２０％、Ｎ組成７％のＧａＩｎＮＡｓとＧａＡｓのΓ点のエネルギー差ΔＥｃ（Γ−Γ）は、ＩｎＡｓとＧａＡｓのΓ点のエネルギー差ΔＥｃ（Γ−Γ）である約０．３５ｅＶと同程度になる。したがって、用いるＧａＩｎＮＡｓは、Ｉｎ組成２０％以下、Ｎ組成７％以下とすることが望ましい。
【００４８】
また、ＡｌＡｓ障壁層に替えてＡｌＧａＡｓ障壁層を形成する場合には、ＡｌＧａＡｓのＸ点がＡｌ組成０．５付近でΓ点とエネルギーが一致するようになり、Ａｌ_０．５Ｇａ_０．５Ａｓ障壁層とＧａＡｓスペーサ層との組み合わせでは、それぞれのΓ点のエネルギー差ΔＥｃ（Γ−Γ）が約０．４ｅＶと小さい。しかし、Ａｌ_０．５Ｇａ_０．５Ａｓ障壁層にＧａＩｎＮＡｓスペーサ層を組み合わせた場合には、それぞれのΓ点のエネルギー差ΔＥｃ（Γ−Γ）を約０．８５ｅＶと大きくすることができる。
【００４９】
以上説明したように、ＧａＩｎＮＡｓはＲＴＤ１０、特にその二重障壁構造部１３に好適に用いることができ、熱励起電流を抑制して大きなＰ／Ｖ比を実現するＲＴＤ１０を形成することができる。これにより、破壊耐圧の高いＧａＡｓ系トランジスタと組み合わせた集積回路を低コストで形成することが可能になる。
【００５０】
上記の説明では、ＲＴＤにＧａＩｎＮＡｓを用いた場合について述べたが、そのＩｎの全部または一部をＳｂに置き換えた組成のＧａＮＡｓＳｂまたはＧａＩｎＮＡｓＳｂを用いてＲＴＤを形成することも可能である。
【００５１】
Ｓｂは、図２に示したように、Ｉｎと同様、格子定数を大きくしてエネルギーギャップを小さくする傾向を有しており、格子定数を大きくする傾向はＩｎよりも強い。したがって、ＧａＡｓにＮを添加し、これによって小さくなるＧａＮＡｓの格子定数を補償するためにＳｂを添加する。これにより、ＧａＮＡｓＳｂは、ＧａＡｓに格子整合しつつ、エネルギーギャップが変えられるようになる。また、ＩｎとＳｂの同時添加により得られるＧａＩｎＮＡｓＳｂは、ＧａＡｓに格子整合するとともに、より高濃度にＮを含有することが可能である。このように、ＧａＮＡｓＳｂおよびＧａＩｎＮＡｓＳｂも、上記ＧａＩｎＮＡｓと同様に、そのΓ点とＡｌＡｓのＸ点のエネルギー差ΔＥｃ（Γ−Ｘ）を大きくすることができる。
【００５２】
ＧａＮＡｓＳｂまたはＧａＩｎＮＡｓＳｂを用いた場合のＲＴＤの構成および形成方法は、図１に示したＧａＩｎＮＡｓを用いたＲＴＤ１０の場合と同様である。
【００５３】
例えば、ＧａＮＡｓＳｂを用いたＲＴＤは、ｎ−ＧａＡｓコンタクト層、第１のｎ−ＧａＮＡｓＳｂグレーデッド層、二重障壁構造部、第２のｎ−ＧａＮＡｓＳｂグレーデッド層、ｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層が、順に積層された構造を有する。ｎ−ＧａＡｓコンタクト層およびｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層上には、オーミック電極として下部電極および上部電極がそれぞれ形成され、このＲＴＤの各層の表面露出部分には、パッシベーション膜が形成される。
【００５４】
このＲＴＤの二重障壁構造部は、ＧａＮＡｓＳｂ井戸層（膜厚５ｎｍ）と、これを両側から挟む第１，第２のＡｌＡｓ障壁層（膜厚各１．４ｎｍ）と、この第１，第２のＡｌＡｓ障壁層を更に外側から挟む第１，第２のＧａＮＡｓＳｂスペーサ層（膜厚各２０ｎｍ）とから構成される。第１，第２のＡｌＡｓ障壁層は、第１，第２のＧａＮＡｓＳｂスペーサ層内のキャリアに対して障壁となり、また、障壁層には、一般に、Ａｌ_ｘＧａ_１−ｘＡｓ（Ａｌ組成比ｘ＝０〜１）を用いることができる。
【００５５】
また、第１，第２のｎ−ＧａＮＡｓＳｂグレーデッド層は、膜厚５０ｎｍ、不純物濃度１×１０^１８ｃｍ^−３で形成される。ｎ−ＧａＡｓコンタクト層およびｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層は、図１の説明で述べた構成と同じにすることができる。
【００５６】
このような構成のＲＴＤの形成は、原料にトリエチルガリウム、トリメチルアルミニウム、トリメチルインジウム、ジメチルヒドラジン、アルシン、ジシランのほか、トリメチルアンチモンを用い、ＭＯＶＰＥ法により行うことができる。
【００５７】
各層の形成において、ｎ−ＧａＡｓコンタクト層およびｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層以外の各層の形成は、基板温度が約５５０℃〜約７００℃、好ましくは約６５０℃〜約７００℃の条件で行う。これは、成長温度が低いことによる結晶成長効率の低下、成長温度が高いことによる結晶性の悪化などを考慮したものである。一方、ｎ−ＧａＡｓコンタクト層およびｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層の形成は、基板温度が約５１０℃〜約５２０℃、好ましくは約５１０℃の条件で行う。これは、不純物の高濃度ドーピングや結晶性の悪化防止などを考慮したものである。
【００５８】
各層の形成後は、フォトリソグラフィ、Ｈ_３ＰＯ_４／Ｈ_２Ｏ_２系ウェットエッチングによりダイオードメサを形成し、その後、オーミック電極およびパッシベーション膜を形成する。
【００５９】
ＧａＩｎＮＡｓＳｂを用いたＲＴＤの形成もこれと同様であって、その形成の際にＩｎを添加するようにすればよい。
なお、ＧａＮＡｓＳｂまたはＧａＩｎＮＡｓＳｂを用いたＲＴＤの各層の形成においても、ＭＯＶＰＥ法のほか、ＭＢＥ法やＣＢＥ法などを用いることができる。
【００６０】
次に、ＲＴＤと同様の二重障壁構造を有する共鳴トンネル素子であるＲＨＥＴについて説明する。
図４はＲＨＥＴの要部構成例を示す図である。
【００６１】
ＲＨＥＴ２０は、ｎ−ＧａＡｓコンタクト層２１，２２、ＧａＡｓバリア層２３、ｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッドベース層２４、二重障壁構造部２５、ｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッド層２６、ｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層２７が、順に積層された構造を有している。ｎ−ＧａＡｓコンタクト層２１、ｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッドベース層２４、ｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層２７上には、それぞれオーミック電極としてコレクタ電極２８、ベース電極２９、エミッタ電極３０が形成されている。ＲＨＥＴ２０の各層の表面露出部分には、パッシベーション膜３１が形成されている。
【００６２】
このＲＨＥＴ２０の二重障壁構造部２５は、Ｇａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８井戸層２５ａと、これを両側から挟む第１，第２のＡｌＡｓ障壁層２５ｂ，２５ｃと、この第１，第２のＡｌＡｓ障壁層２５ｂ，２５ｃを更に外側から挟む第１，第２のＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８スペーサ層２５ｄ，２５ｅとから構成されている。第１，第２のＡｌＡｓ障壁層２５ｂ，２５ｃは、第１，第２のＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８スペーサ層２５ｄ，２５ｅ内のキャリアに対して障壁となり、また、障壁層には、一般に、Ａｌ_ｘＧａ_１−ｘＡｓ（Ａｌ組成比ｘ＝０〜１）を用いることができる。
【００６３】
この二重障壁構造部２５において、Ｇａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８井戸層２５ａは膜厚５ｎｍで、第１，第２のＡｌＡｓ障壁層２５ｂ，２５ｃは共に膜厚１．４ｎｍで、第１，第２のＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８スペーサ層２５ｄ，２５ｅは共に膜厚２０ｎｍで、それぞれ形成されている。
【００６４】
また、ｎ−ＧａＡｓコンタクト層２１，２２は、膜厚１００ｎｍ、不純物濃度５×１０^１８ｃｍ^−３で形成されている。
ＧａＡｓバリア層２３は、膜厚３００ｎｍで形成されている。なお、バリア層には、一般に、Ａｌ_ｚＧａ_１−ｚＡｓ（Ａｌ組成比ｚ＝０〜１）を用いることができる。さらに、このバリア層には、Ｇａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８スペーサ層よりもＩｎ組成およびＮ組成を小さくしたＧａＩｎＮＡｓを用いることも可能である。
【００６５】
ｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッドベース層２４は、膜厚１００ｎｍ、不純物濃度５×１０^１８ｃｍ^−３で形成されている。ｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッドベース層２４は、その下部側から上部側に向かって、Ｉｎ組成比ｘを０から０．１まで、Ｎ組成比ｙを０から０．０２まで、それぞれ徐々に変化させて形成されている。
【００６６】
ｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッド層２６は、膜厚５０ｎｍ、不純物濃度１×１０^１８ｃｍ^−３で形成されている。ｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッド層２６は、その下部側から上部側に向かって、Ｉｎ組成比ｘを０．１から０まで、Ｎ組成比ｙを０．０２から０まで、それぞれ徐々に変化させて形成されている。
【００６７】
ｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層２７は、膜厚１００ｎｍ、不純物濃度１×１０^１９ｃｍ^−３で形成されている。ｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層２７は、その下部側から上部側に向かって、Ｉｎ組成比ｘを０から０．７まで、徐々に変化させて形成されている。
【００６８】
このようなＲＨＥＴ２０の形成は、原料にトリエチルガリウム、トリメチルアルミニウム、トリメチルインジウム、ジメチルヒドラジン、アルシン、ジシランを用い、ＭＯＶＰＥ法により行う。
【００６９】
各層の形成において、ｎ−ＧａＡｓコンタクト層２１，２２およびｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層２７以外の各層の形成は、基板温度が約５５０℃〜約７００℃、好ましくは約６５０℃〜約７００℃の条件で行う。これは、成長温度が低いことによる結晶成長効率の低下、成長温度が高いことによる結晶性の悪化などを考慮したものである。一方、ｎ−ＧａＡｓコンタクト層２１，２２およびｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層２７の形成は、基板温度が約５１０℃〜約５２０℃、好ましくは約５１０℃の条件で行う。これは、不純物の高濃度ドーピングや結晶性の悪化防止などを考慮したものである。
【００７０】
各層の形成後は、まず、フォトリソグラフィによりパターニングし、ｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッドベース層２４表面までＨ_３ＰＯ_４／Ｈ_２Ｏ_２系ウェットエッチングを行い、エミッタメサを形成する。さらに、フォトリソグラフィによりパターニングし、ｎ−ＧａＡｓコンタクト層２１表面までＨ_３ＰＯ_４／Ｈ_２Ｏ_２系ウェットエッチングを行い、ベースメサを形成する。その後、ダイオードメサの表面にＳｉＯＮなどのパッシベーション膜１８を形成する。最後に、パッシベーション膜１８の一部をエッチング除去し、ｎ−ＧａＡｓコンタクト層２１上にコレクタ電極２８、ｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッドベース層２４上にベース電極２９、ｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層２７上にエミッタ電極３０をそれぞれ形成し、ＲＨＥＴ２０の要部を形成する。
【００７１】
このように、ＲＨＥＴ２０の二重障壁構造部２５にＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８を用いることにより、高いＰ／Ｖ比を持つＲＨＥＴの形成が可能である。
なお、ＲＨＥＴ２０の各層の形成は、ＭＯＶＰＥ法のほか、ＭＢＥ法やＣＢＥ法などを用いることも可能である。
【００７２】
次に、ＲＴＤをＧａＡｓ系トランジスタなどの半導体装置と集積した半導体集積回路について説明する。
図５はＲＴＤとＨＥＭＴを備える半導体集積回路の一部の構成例を示す図である。
【００７３】
この半導体集積回路４０は、ＧａＡｓ基板４１上に形成されたＲＴＤ５０およびＨＥＭＴ７０を有している。
ＲＴＤ５０では、ＧａＡｓ基板４１上に、ＧａＡｓバッファ層５１、Ｉｎ_０．２Ｇａ_０．８Ａｓチャネル層５２、ｎ−Ａｌ_０．３Ｇａ_０．７Ａｓ電子供給層５３、Ｉｎ_０．４９Ｇａ_０．５１Ｐエッチストッパ層５４が順に積層されている。さらに、ＲＴＤ５０では、このＩｎ_０．４９Ｇａ_０．５１Ｐエッチストッパ層５４上に、ｎ−ＧａＡｓコンタクト層５５、第１のｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッド層５６、二重障壁構造部５７、第２のｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッド層５８、ｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層５９が、順に積層されている。ｎ−ＧａＡｓコンタクト層５５およびｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層５９上には、それぞれオーミック電極として下部電極６０および上部電極６１が形成されている。ＲＴＤ５０の各層の表面露出部分には、パッシベーション膜６２が形成されている。
【００７４】
このＲＴＤ５０の二重障壁構造部５７は、Ｇａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８井戸層５７ａと、これを両側から挟む第１，第２のＡｌＡｓ障壁層５７ｂ，５７ｃと、この第１，第２のＡｌＡｓ障壁層５７ｂ，５７ｃを更に外側から挟む第１，第２のＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８スペーサ層５７ｄ，５７ｅとから構成されている。第１，第２のＡｌＡｓ障壁層５７ｂ，５７ｃは、第１，第２のＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８スペーサ層５７ｄ，５７ｅ内のキャリアに対して障壁となり、また、この障壁層には、一般に、Ａｌ_ｘＧａ_１−ｘＡｓ（Ａｌ組成比ｘ＝０〜１）を用いることができる。
【００７５】
ＨＥＭＴ７０では、ＧａＡｓ基板４１上に、ＧａＡｓバッファ層５１、Ｉｎ_０．２Ｇａ_０．８Ａｓチャネル層５２、ｎ−Ａｌ_０．３Ｇａ_０．７Ａｓ電子供給層５３、Ｉｎ_０．４９Ｇａ_０．５１Ｐエッチストッパ層５４が順に積層されている。さらに、ＨＥＭＴ７０では、このＩｎ_０．４９Ｇａ_０．５１Ｐエッチストッパ層５４上に、ｎ−ＧａＡｓコンタクト層５５が分離して形成され、その間にゲート電極７１が形成されている。分離して形成されているｎ−ＧａＡｓコンタクト層５５上には、それぞれソース電極７２とドレイン電極７３が形成されている。ＨＥＭＴ７０の各層の表面露出部分およびゲート電極７１表面には、パッシベーション膜６２が形成されている。
【００７６】
このようなＲＴＤ５０およびＨＥＭＴ７０を備える半導体集積回路４０の形成は、原料にトリエチルガリウム、トリメチルアルミニウム、トリメチルインジウム、ジメチルヒドラジン、アルシン、ジシランのほか、ホスフィンを用い、ＭＯＶＰＥ法により行う。
【００７７】
ここで、ＲＴＤ５０およびＨＥＭＴ７０におけるＧａＡｓバッファ層５１は、ＧａＡｓ基板４１上に膜厚３００ｎｍで形成される。Ｉｎ_０．２Ｇａ_０．８Ａｓチャネル層５２は、ＧａＡｓバッファ層５１上に膜厚１５ｎｍで形成される。ｎ−Ａｌ_０．３Ｇａ_０．７Ａｓ電子供給層５３は、膜厚２０ｎｍ、不純物濃度２×１０^１８ｃｍ^−３で形成され、Ｉｎ_０．４９Ｇａ_０．５１Ｐエッチストッパ層５４は、膜厚６ｎｍで形成される。ｎ−ＧａＡｓコンタクト層５５は、膜厚５０ｎｍ、不純物濃度５×１０^１８ｃｍ^−３で形成される。
【００７８】
ＲＴＤ５０の二重障壁構造部５７において、Ｇａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８井戸層５７ａは膜厚５ｎｍで、第１，第２のＡｌＡｓ障壁層５７ｂ，５７ｃは膜厚１．４ｎｍで、第１，第２のＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８スペーサ層５７ｄ，５７ｅは膜厚２０ｎｍで、それぞれ形成される。
【００７９】
さらに、ＲＴＤ５０における第１のｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッド層５６は、膜厚５０ｎｍ、不純物濃度５×１０^１８ｃｍ^−３で形成される。第１のｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッド層５６は、その下部側から上部側に向かって、Ｉｎ組成比ｘを０から０．１まで、Ｎ組成比ｙを０から０．０２まで、それぞれ徐々に変化させて形成される。
【００８０】
第２のｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッド層５８は、膜厚５０ｎｍ、不純物濃度１×１０^１８ｃｍ^−３で形成される。第２のｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッド層５８は、その下部側から上部側に向かって、Ｉｎ組成比ｘを０．１から０まで、Ｎ組成比ｙを０．０２から０まで、それぞれ徐々に変化させて形成される。
【００８１】
ｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層５９は、膜厚１００ｎｍ、不純物濃度１×１０^１９ｃｍ^−３で形成される。ｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層５９は、その下部側から上部側に向かって、Ｉｎ組成比ｘを０から０．７まで、徐々に変化させて形成される。
【００８２】
ＲＴＤ５０およびＨＥＭＴ７０の各層の形成において、ｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層５９以外の各層の形成は、基板温度が約５５０℃〜約７００℃、好ましくは約６５０℃〜約７００℃の条件で行う。これは、成長温度が低いことによる結晶成長効率の低下、成長温度が高いことによる結晶性の悪化などを考慮したものである。一方、ｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層５９の形成は、基板温度が約５１０℃〜約５２０℃、好ましくは約５１０℃の条件で行う。これは、不純物の高濃度ドーピングや結晶性の悪化防止などを考慮したものである。
【００８３】
各層の形成後は、フォトリソグラフィによりパターニングし、ｎ−ＧａＡｓコンタクト層５５の表面までＨ_３ＰＯ_４／Ｈ_２Ｏ_２系ウェットエッチングを行い、ダイオードメサを形成する。さらに、ＲＴＤ５０側とＨＥＭＴ７０側とにアイソレーションするため、部分的にＧａＡｓ基板４１表面まで、同じくＨ_３ＰＯ_４／Ｈ_２Ｏ_２系ウェットエッチングを行う。このアイソレーションは、ＧａＡｓ系デバイスの場合、エッチングではなく酸素注入で行うことも可能である。
【００８４】
次いで、ＲＴＤ５０側のｎ−ＧａＡｓコンタクト層５５上、ｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層５９上に、下部電極６０、上部電極６１をそれぞれ形成し、ＨＥＭＴ７０側のｎ−ＧａＡｓコンタクト層５５上に、ソース電極７２およびドレイン電極７３を形成する。
【００８５】
これらの電極の形成後、電子ビームリソグラフィとＨ_３ＰＯ_４／Ｈ_２Ｏ_２系ウェットエッチングにより、ＨＥＭＴ７０側のｎ−ＧａＡｓコンタクト層５５を分離し、ゲートリセスを形成する。このウェットエッチングの際、Ｉｎ_０．４９Ｇａ_０．５１Ｐエッチストッパ層５４がエッチングストッパとして機能する。
【００８６】
次いで、電子ビームリソグラフィと蒸着リフトオフにて、ゲート長０．１μｍのゲート電極７１を形成する。ゲート長０．１μｍでは、ｆ_ｔは１００ＧＨｚ前後である。その後、ＳｉＯＮなどの絶縁膜で表面をパッシベーションした後、配線工程により、ＲＴＤ５０とＨＥＭＴ７０を組み合わせた半導体集積回路４０を形成する。これにより、４０Ｇｂｐｓで動作可能なリターンゼロＤＦＦ回路が実現できるようになる。
【００８７】
また、ＨＥＭＴ７０に替えてＨＢＴを形成して半導体集積回路を形成することも可能である。また、上記半導体集積回路４０の形成には、ＭＯＶＰＥ法のほか、ＭＢＥ法やＣＢＥ法などを用いることもできる。
【００８８】
なお、以上の説明では、二重障壁構造の共鳴トンネル素子およびこれを用いた半導体集積回路について述べたが、本発明は、２つの井戸層を持った三重障壁構造などにも勿論適用することができる。
【００８９】
【発明の効果】
以上説明したように本発明では、スペーサ層、障壁層、井戸層を有する障壁構造を備えた共鳴トンネル素子において、そのスペーサ層または井戸層をＧａＩｎＮＡｓを用いて形成する。これにより、障壁層を流れる熱励起電流が抑制され、Ｐ／Ｖ比を向上させることができる。
【００９０】
さらに、大きなＰ／Ｖ比を実現するＲＴＤの形成により、破壊耐圧の高いＧａＡｓ系トランジスタと組み合わせた半導体集積回路を低コストで形成することができる。
【図面の簡単な説明】
【図１】ＲＴＤの要部構成例を示す図である。
【図２】化合物半導体のエネルギーギャップと格子定数の関係を示す図である。
【図３】二重障壁構造部におけるエネルギーバンド構造の例を示す図である。
【図４】ＲＨＥＴの要部構成例を示す図である。
【図５】ＲＴＤとＨＥＭＴを備える半導体集積回路の一部の構成例を示す図である。
【図６】ＭＯＢＩＬＥの回路構成例を示す図である。
【図７】ＲＴＤとＨＥＭＴの並列素子における電流−電圧特性を示す図である。
【図８】ＭＯＢＩＬＥの負荷曲線図であって、（ａ）はＩ（ＲＴＤ２＋ＨＥＭＴ）がＩ（ＲＴＤ１）よりも大きい場合、（ｂ）はＩ（ＲＴＤ２＋ＨＥＭＴ）がＩ（ＲＴＤ１）よりも小さい場合を示している。
【図９】ＧａＡｓ／ＡｌＡｓ系ＲＴＤのエネルギーバンド構造の例を示す図である。
【図１０】井戸層にＩｎＧａＡｓを用いたＲＴＤのエネルギーバンド構造を示す図である。
【図１１】井戸層およびスペーサ層にＩｎＧａＡｓを用いたＲＴＤのエネルギーバンド構造を示す図である。
【符号の説明】
１０，５０　ＲＴＤ
１１，２１，２２，５５　ｎ−ＧａＡｓコンタクト層
１２，５６　第１のｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッド層
１３，２５，５７　二重障壁構造部
１３ａ，２５ａ，５７ａ　Ｇａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８井戸層
１３ｂ，２５ｂ，５７ｂ　第１のＡｌＡｓ障壁層
１３ｃ，２５ｃ，５７ｃ　第２のＡｌＡｓ障壁層
１３ｄ，２５ｄ，５７ｄ　第１のＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８スペーサ層
１３ｅ，２５ｅ，５７ｅ　第２のＧａ_０．９Ｉｎ_０．１Ｎ_０．０２Ａｓ_０．９８スペーサ層
１４，５８　第２のｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッド層
１５，２７，５９　ｎ^＋−Ｉｎ_ｘＧａ_１−ｘＡｓコンタクト層
１６，６０　下部電極
１７，６１　上部電極
１８，３１，６２　パッシベーション膜
２０　ＲＨＥＴ
２３，５１　ＧａＡｓバリア層
２４　ｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッドベース層
２６　ｎ−Ｇａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙグレーデッド層
２８　コレクタ電極
２９　ベース電極
３０　エミッタ電極
４０　半導体集積回路
４１　ＧａＡｓ基板
５２　Ｉｎ_０．２Ｇａ_０．８Ａｓチャネル層
５３　ｎ−Ａｌ_０．３Ｇａ_０．７Ａｓ電子供給層
５４　Ｉｎ_０．４９Ｇａ_０．５１Ｐエッチストッパ層
７１　ゲート電極
７２　ソース電極
７３　ドレイン電極[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a resonance tunnel element and a semiconductor integrated circuit using the same, and more particularly, to a resonance tunnel element formed using a GaAs-based material and a semiconductor integrated circuit using the same.
[0002]
[Prior art]
A resonant tunneling diode (RTD) has a barrier structure in which a well layer made of a semiconductor is sandwiched between potential barrier layers formed on both sides thereof to be thin enough to cause a resonant tunneling effect of electrons. are doing. RTDs are expected to be applied to ultra-high-speed digital circuits because they have negative differential resistance characteristics and high-speed switching characteristics. Furthermore, if such a resonant tunneling element structure is used, it is possible to realize an effective and functional element for circuit integration, such as a resonant tunneling hot electron transistor (RHET).
[0003]
In an application of a digital circuit operating at 40 Gbps, the peak current density of the RTD is 1 × 10 ⁵ A / cm ² Is necessary. In addition, even at a high peak current density at room temperature or higher, a peak current / valley current ratio (P / V ratio) that is a characteristic characteristic of the RTD needs to be about 5 to 10. At present, an InP-based RTD using InGaAs for a well layer and AlAs for a barrier layer is combined with an InP-based transistor (for example, High Electron Mobility Transistor; HEMT, Heterojunction Bipolar Transistor; HBT) to form a monostable bistable logic. MONOStable-Bistable transition Logic Element (MOBILE) is widely used.
[0004]
FIG. 6 is a diagram showing a circuit configuration example of MOBILE.
The MOBILE shown in FIG. 6 is configured such that two RTDs 1 and 2 are connected in series, and the HEMT is connected in parallel to the RTD 2 among them. In the parallel element of the RTD 2 and the HEMT, there is a current flowing through the RTD 2 and a current flowing through the HEMT, and the current flowing between the terminals A and B can be controlled by the gate voltage (Vg) of the HEMT.
[0005]
FIG. 7 is a diagram showing current-voltage characteristics in a parallel element of the RTD and the HEMT. In the MOBILE shown in FIG. 6, a current I (RTD2 + HEMT) flowing through a parallel element of RTD2 and HEMT exhibits a negative differential resistance characteristic, and the current value changes with a change in Vg of HEMT. By utilizing such a feature, a latch operation can be performed based on a difference between the current I (RTD2 + HEMT) of the parallel element of RTD2 and HEMT and the current I (RTD1) of RTD1.
[0006]
8A and 8B are load curve diagrams of MOBILE. FIG. 8A shows a case where I (RTD2 + HEMT) is larger than I (RTD1), and FIG. 8B shows a case where I (RTD2 + HEMT) is smaller than I (RTD1). I have. However, in FIG. 8, the parallel element of RTD2 and HEMT is indicated as “RTD2 + HEMT”.
[0007]
In the relationship between I (RTD2 + HEMT) and applied voltage V and the relationship between I (RTD1) and applied voltage V, when I (RTD2 + HEMT)> I (RTD1), MOBILE is as shown in FIG. And a low voltage value V _L Will be latched. On the other hand, when I (RTD2 + HEMT) <I (RTD1), MOBILE has a high voltage value V as shown in FIG. _H Will be latched. Using such a MOBILE, a return-zero DFF circuit can be realized.
[0008]
Incidentally, the InP-based transistor has a problem that the breakdown voltage is relatively lower than that of the GaAs-based transistor, and the margin in circuit design is narrowed. On the other hand, in a return-zero DFF circuit using MOBILE, the current density of the RTD is 1 × 10 ⁵ A / cm ² If the current gain cutoff frequency f _t May be about 100 GHz. That is, this is a value that can be realized by a GaAs HEMT or HBT. In forming an integrated circuit, if a HEMT or HBT is made of GaAs and a high-performance RTD with a high current density can be formed, it is advantageous in terms of withstand voltage and cost.
[0009]
However, for example, in a GaAs / AlGaAs-based RTD using GaAs for the well layer and AlGaAs for the barrier layer, or a GaAs / AlAs-based RTD using AlAs for the barrier layer, 1 × 10 ⁴ A / cm ² It is difficult to obtain a high P / V ratio such as 5 or less at a high current density exceeding.
[0010]
FIG. 9 is a diagram showing an example of the energy band structure of a GaAs / AlAs RTD.
The GaAs / AlAs RTD has a double barrier structure in which both sides of a GaAs well layer are sandwiched between AlAs barrier layers, and a GaAs spacer layer is formed outside the AlAs. In the case of the RTD having such a structure, as shown in FIG. 9, the difference ΓEc (Γ−Γ) between the 伝導 points of the conduction band energies Ec of both GaAs and AlAs increases to about 1 eV. However, the AlAs barrier layer is an indirect transition type semiconductor, and its X point is located at an energy position slightly higher than Ec of GaAs by about 0.2 eV. Therefore, the thermal excitation current flowing through the point X becomes an excess current, and as a result, the valley current increases and the P / V ratio decreases.
[0011]
To solve such a problem, conventionally, when an RTD is formed using a GaAs-based material, the well layer is often made of InGaAs instead of GaAs, and the spacer layer is often made of InGaAs. For example, see Patent Document 1.) This is because the energy difference ΔEc (Γ−X) between the Γ point of InGaAs in the well layer and the X point of AlAs serving as the barrier layer is increased.
[0012]
[Patent Document 1]
JP 2002-11112 A (Paragraph number [0021])
[0013]
[Problems to be solved by the invention]
However, when the well layer and the spacer layer are changed from GaAs to InGaAs, the lattice constants of GaAs and InGaAs do not match. Therefore, the film thickness is changed to a critical thickness at which dislocation does not occur (for example, 25 to 50 nm with an In composition of 0.2). To the extent).
[0014]
Further, even when the well layer and the spacer layer are replaced with InGaAs, the energy difference ΔEc (Γ−X) between the Γ point of InGaAs and the X point of AlAs cannot actually be increased so much. It is the current situation.
[0015]
FIG. 10 is a diagram showing an energy band structure of an RTD using InGaAs for a well layer, and FIG. 11 is a diagram showing an energy band structure of an RTD using InGaAs for a well layer and a spacer layer.
[0016]
First, in the case where InGaAs is used for the well layer and the In composition ratio is set to 0.2, as shown in FIG. _0.2 Ga _0.8 The energy difference ΔEc (Γ−X) between the Γ point of As and the X point of AlAs increases by about 0.12 eV, and is about 0.32 eV in total. That is, even if the well layer is changed from GaAs to InGaAs, the energy difference ΔEc (Γ−X) between the Γ point of InGaAs and the X point of AlAs does not increase so much.
[0017]
Both the well layer and the spacer layer have an In composition ratio of In of 0.2. _0.2 Ga _0.8 When As is used, as shown in FIG. _0.2 Ga _0.8 The energy difference ΔEc (Γ−Γ) between the Γ point of As and the Γ point of AlAs increases to about 1.12 eV. However, In _0.2 Ga _0.8 The energy difference ΔEc (Γ−X) between the Γ point of As and the X point of AlAs is about 0.32 eV in total as in the case shown in FIG.
[0018]
In order to further increase the energy difference ΔEc (Γ−X) between the Γ point of InGaAs used for the well layer or the spacer layer and the X point of AlAs, it is necessary to further increase the In composition of InGaAs. However, the shift of the lattice constant is further increased due to the increase of the In composition, and the critical film thickness must be further reduced, which makes crystal growth extremely difficult.
[0019]
As described above, further breakthrough is required for forming a resonant tunneling element such as an RTD or RHET, or for integrating these resonant tunneling elements with a GaAs-based transistor.
[0020]
The present invention has been made in view of such a point, and provides a resonant tunneling element such as an RTD or RHET which realizes a high P / V ratio by suppressing a thermal excitation current, and a semiconductor integrated circuit using the same. The purpose is to:
[0021]
[Means for Solving the Problems]
In order to solve the above problems, the present invention provides a resonance tunnel element that can be realized by the configuration example shown in FIG. A resonant tunneling device according to the present invention includes a spacer layer made of a first semiconductor, a barrier layer serving as a barrier to carriers in the spacer layer, and a well layer made of a second semiconductor sandwiched between the barrier layers. , Wherein the first semiconductor or the second semiconductor is GaInNAs.
[0022]
As such a resonance tunnel element, an RTD 10 as illustrated in FIG. 1 is realized. The double barrier structure 13 in the RTD 10 _0.9 In _0.1 N _0.02 As _0.98 A well layer 13a, first and second AlAs barrier layers 13b and 13c sandwiching the well layer 13a from both sides, and first and second Ga layers sandwiching the first and second AlAs barrier layers 13b and 13c further from the outside. _0.9 In _0.1 N _0.02 As _0.98 It is composed of spacer layers 13d and 13e.
[0023]
Ga _0.9 In _0.1 N _0.02 As _0.98 Well layer 13a and first and second Ga _0.9 In _0.1 N _0.02 As _0.98 Ga used for the spacer layers 13d and 13e _0.9 In _0.1 N _0.02 As _0.98 Is lattice matched with GaAs. Further, the energy difference ΔEc (Γ−Γ) at the Γ point from GaAs becomes larger than the energy difference ΔEc (Γ−Γ) at the Γ point between InGaAs and GaAs, and the energy difference ΔEc (Γ) from the X point of AlAs. -X) is also large. Therefore, in the first and second AlAs barrier layers 13b and 13c, the thermal excitation current flowing through the point X is suppressed.
[0024]
Further, the present invention provides a semiconductor integrated circuit using the resonant tunneling element having such a configuration. By realizing a resonant tunneling element capable of suppressing a thermal excitation current by using GaInNAs for a well layer and a spacer layer, integration with a semiconductor device such as a GaAs-based transistor becomes possible, and the formation of a semiconductor integrated circuit is reduced in cost. Will be able to do it.
[0025]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a diagram showing a configuration example of a main part of the RTD.
[0026]
The RTD 10 includes an n-GaAs contact layer 11, a first n-Ga _1-x In _x N _y As _1-y Graded layer 12, double barrier structure 13, second n-Ga _1-x In _x N _y As _1-y Graded layer 14, n ⁺ -In _x Ga _1-x It has a structure in which As contact layers 15 are sequentially laminated. n-GaAs contact layer 11 and n ⁺ -In _x Ga _1-x On the As contact layer 15, a lower electrode 16 and an upper electrode 17, each of which is an ohmic electrode in which Ti / Pt / Au or the like is laminated, are formed from the respective contact layer sides. A passivation film 18 such as SiON is formed on the exposed surface of each layer constituting the RTD 10.
[0027]
The double barrier structure 13 of the RTD 10 _0.9 In _0.1 N _0.02 As _0.98 A well layer 13a, first and second AlAs barrier layers 13b and 13c sandwiching the well layer 13a from both sides, and first and second Ga layers sandwiching the first and second AlAs barrier layers 13b and 13c further from the outside. _0.9 In _0.1 N _0.02 As _0.98 It is composed of spacer layers 13d and 13e. The first and second AlAs barrier layers 13b and 13c are formed of first and second Ga layers. _0.9 In _0.1 N _0.02 As _0.98 It acts as a barrier to carriers in the spacer layer. Note that this barrier layer is generally made of Al _x Ga _1-x As (Al composition ratio x = 0 to 1) can be used.
[0028]
In this double barrier structure 13, Ga _0.9 In _0.1 N _0.02 As _0.98 The well layer 13a has a thickness of 5 nm, the first and second AlAs barrier layers 13b and 13c both have a thickness of 1.4 nm, and the first and second Ga layers have a thickness of 1.4 nm. _0.9 In _0.1 N _0.02 As _0.98 The spacer layers 13d and 13e are both formed with a thickness of 20 nm.
[0029]
In such an RTD 10, the n-GaAs contact layer 11 has a thickness of 100 nm and an impurity concentration of 5 × 10 5. ¹⁸ cm ^-3 It is formed with.
First and second n-Ga _1-x In _x N _y As _1-y Each of the graded layers 12 and 14 has a thickness of 50 nm and an impurity concentration of 1 × 10 ¹⁸ cm ^-3 It is formed with. Here, the first n-Ga _1-x In _x N _y As _1-y The graded layer 12 is formed by gradually changing the In composition ratio x from 0 to 0.1 and the N composition ratio y from 0 to 0.02 from the lower side to the upper side. . On the other hand, the second n-Ga _1-x In _x N _y As _1-y The graded layer 14 is formed by gradually changing the In composition ratio x from 0.1 to 0 and the N composition ratio y from 0.02 to 0 from the lower side to the upper side. .
[0030]
n ⁺ -In _x Ga _1-x The As contact layer 15 has a thickness of 100 nm and an impurity concentration of 1 × 10 ¹⁹ cm ^-3 It is formed with. This n ⁺ -In _x Ga _1-x The As contact layer 15 is formed by gradually changing the In composition ratio x from 0 to 0.7 from the lower side to the upper side.
[0031]
For example, a metal organic vapor phase epitaxy (MOVPE) method can be used to form each layer of the RTD 10. In this case, triethyl gallium, trimethyl aluminum, trimethyl indium, dimethyl hydrazine, arsine, and disilane are used as raw materials.
[0032]
For example, Ga in the double barrier structure 13 _0.9 In _0.1 N _0.02 As _0.98 Well layer 13a and first and second Ga _0.9 In _0.1 N _0.02 As _0.98 The spacer layers 13d and 13e are formed using triethylgallium, trimethylindium, dimethylhydrazine, and arsine as raw materials. Then, the raw materials in the gaseous state are mixed so as to have a predetermined composition ratio, the amount introduced into the chamber is adjusted, and the first n-Ga _1-x In _x N _y As _1-y Ga on the graded layer 12 or the first and second AlAs barrier layers 13b and 13c. _0.9 In _0.1 N _0.02 As _0.98 To form
[0033]
In forming each layer, the n-GaAs contact layers 11 and n ⁺ -In _x Ga _1-x The layers other than the As contact layer 15 are formed at a substrate temperature of about 550 ° C. to about 700 ° C., preferably about 650 ° C. to about 700 ° C. This is because, when the growth temperature is low, the decomposition of the organic metal gas as a raw material is less likely to occur, so that the crystal growth efficiency is reduced, and when the growth temperature is high, the crystallinity is deteriorated due to heat aggregation and the like. To get it.
[0034]
On the other hand, the n-GaAs contact layer 11 and n ⁺ -In _x Ga _1-x The formation of the As contact layer 15 is performed at a substrate temperature of about 510 ° C. to about 520 ° C., preferably about 510 ° C. The reason for setting the temperature lower than the formation temperature of other layers (about 550 ° C. to about 700 ° C.) is that impurities such as Si ¹⁹ This is because it is suitable for doping at a high concentration at a level and to prevent deterioration of crystallinity.
[0035]
After the formation of each layer, the formation region of the RTD 10 is patterned by photolithography, ₃ PO ₄ / H ₂ O ₂ A diode mesa is formed by wet etching. Thereafter, a passivation film 18 such as SiON is formed on the surface of the diode mesa. Finally, a part of the passivation film 18 is removed by etching, and the lower electrodes 16 and n are formed on the surface of the n-GaAs contact layer 11. ⁺ -In _x Ga _1-x An upper electrode 17 is formed on the surface of the As contact layer 15 to form a main part of the RTD 10.
[0036]
In addition, in addition to the MOVPE method, a molecular beam epitaxy (Molecular Beam Epitaxy; MBE) method, a chemical beam epitaxy (Chemical Beam Epitaxy; CBE) method, and the like can be used for forming each layer of the RTD 10.
[0037]
Here, the double barrier structure 13 of the RTD 10 will be described in more detail with reference to FIGS.
FIG. 2 is a diagram showing the relationship between the energy gap and the lattice constant of a compound semiconductor.
[0038]
The energy gap and the lattice constant of a compound semiconductor change depending on the composition. In general, when N is added to a compound semiconductor, its lattice constant is reduced to change the energy gap, and In and Sb tend to increase the lattice constant and reduce the energy gap.
[0039]
For example, when N is added to GaAs, the lattice constant of GaNAs becomes smaller than that of GaAs. If In is added to compensate for this, it becomes possible to change the energy gap of GaInNAs while lattice-matching GaAs with GaAs.
[0040]
GaInNAs has been reported as a material whose energy gap can be made smaller than that of GaAs by controlling the In composition and the N composition in a range where the lattice constant matches that of GaAs (see “M. Kondow et al., Jpn. J. Appl. Phys. 35 (1996) 1273 ").
[0041]
FIG. 3 is a diagram showing an example of the energy band structure in the double barrier structure.
Ga used for the well layer and the spacer layer in the double barrier structure 13 shown in FIG. _0.9 In _0.1 N _0.02 As _0.98 Takes a band offset at which ΔEc becomes larger than GaAs.
[0042]
Ga lattice-matched to GaAs _0.9 In _0.1 N _0.02 As _0.98 Then, as shown in FIG. 3, the energy difference ΔEc (Γ−Γ) between the Γ point and the Γ point of GaAs is about 0.45 eV. This value is obtained by adding In to the well layer or the spacer layer. _0.2 Ga _0.8 When As is used, the energy difference ΔEc (Γ−Γ) between the Γ point and the Γ point of GaAs is about 0.12 eV, which is very large.
[0043]
Therefore, Ga _0.9 In _0.1 N _0.02 As _0.98 The energy difference ΔEc (Γ−Γ) between the Γ point of AlAs and the Γ point of AlAs is about 1.45 eV, while the energy difference ΔEc (Γ−Γ) between the Γ point of GaAs and the Γ point of AlAs is about 1 eV. And a larger value. Further, since the energy difference ΔEc (Γ−X) between the Γ point of GaAs and the X point of AlAs is about 0.2 eV, Ga _0.9 In _0.1 N _0.02 As _0.98 The energy difference ΔEc (Γ−X) between the Γ point and the X point of AlAs is about 0.65 eV.
[0044]
That is, in the double barrier structure 13 shown in FIG. _0.9 In _0.1 N _0.02 As _0.98 Well layer 13a or first and second Ga _0.9 In _0.1 N _0.02 As _0.98 The energy difference ΔEc (Γ−X) between the Γ point of the spacer layers 13d and 13e and the X point of the first and second AlAs barrier layers 13b and 13c is about 0.65 eV. This is In _0.2 Ga _0.8 It is about twice as large as about 0.32 eV in the conventional RTD having the double barrier structure of As / AlAs. Thereby, the thermal excitation current can be suppressed, and as a result, a large P / V ratio can be realized in the RTD 10.
[0045]
Further, unlike InGaAs, GaInNAs serving as a well layer or a spacer layer is lattice-matched to GaAs, so that the thickness thereof is not limited when the GaInNAs is formed. Further, when GaInNAs is used, the well layer is usually formed with a very small thickness of about 5 nm, so that the In composition can be further increased without lattice matching with GaAs.
[0046]
When this GaInNAs is used for a well layer or a spacer layer, In _0.2 Ga _0.8 In order to obtain an energy difference ΔEc of about 0.12 eV, which is the energy difference ΔEc (Γ−Γ) of the Γ point from GaAs obtained when As is used, it is necessary to use a lattice matching condition with GaAs. , At least 3% of the In composition and 0.8% of the N composition. That is, In _0.2 Ga _0.8 If the effect is to be improved as compared with the case where As is used, it is desirable that GaInNAs has an In composition of 3% or more and an N composition of 0.8% or more.
[0047]
On the other hand, under the condition of lattice matching with GaAs, the energy difference ΔEc (Γ−Γ) between the Ｉｎ point of GaInNAs and GaAs having an In composition of 20% and N composition of 7% is the energy difference ΔEc (Γ) between the Γ point of InAs and GaAs. −Γ), which is about 0.35 eV. Therefore, it is desirable that the GaInNAs used has an In composition of 20% or less and an N composition of 7% or less.
[0048]
When an AlGaAs barrier layer is formed instead of the AlAs barrier layer, the energy of the X point of AlGaAs becomes coincident with the と point near the Al composition of 0.5, and _0.5 Ga _0.5 In the combination of the As barrier layer and the GaAs spacer layer, the energy difference ΔEc (Γ−Γ) at each Γ point is as small as about 0.4 eV. However, Al _0.5 Ga _0.5 When the GaInNAs spacer layer is combined with the As barrier layer, the energy difference ΔEc (Γ−Γ) at each の point can be increased to about 0.85 eV.
[0049]
As described above, GaInNAs can be suitably used for the RTD 10, particularly for the double barrier structure 13, and can form the RTD 10 that suppresses the thermal excitation current and realizes a large P / V ratio. Thus, an integrated circuit combined with a GaAs transistor having a high breakdown voltage can be formed at low cost.
[0050]
In the above description, the case where GaInNAs is used for the RTD has been described. However, the RTD can also be formed using GaNAsSb or GaInNAsSb having a composition in which all or part of In is replaced with Sb.
[0051]
As shown in FIG. 2, Sb has a tendency to increase the lattice constant and decrease the energy gap, as in In, and the tendency to increase the lattice constant is stronger than that of In. Therefore, N is added to GaAs, and Sb is added to compensate for the lattice constant of GaNAs which is reduced by N. As a result, the energy gap of GaNAsSb can be changed while lattice-matching GaAs. GaInNAsSb obtained by simultaneous addition of In and Sb lattice-matches to GaAs and can contain N at a higher concentration. As described above, also for GaNAsSb and GaInNAsSb, the energy difference ΔEc (Γ−X) between the Γ point and the X point of AlAs can be increased, similarly to the above GaInNAs.
[0052]
The configuration and forming method of the RTD in the case of using GaNAsSb or GaInNAsSb are the same as those of the RTD 10 using GaInNAs shown in FIG.
[0053]
For example, an RTD using GaNAsSb includes an n-GaAs contact layer, a first n-GaNAsSb graded layer, a double barrier structure, a second n-GaNAsSb graded layer, n ⁺ -In _x Ga _1-x It has a structure in which As contact layers are sequentially stacked. n-GaAs contact layer and n ⁺ -In _x Ga _1-x A lower electrode and an upper electrode are respectively formed as ohmic electrodes on the As contact layer, and a passivation film is formed on a surface exposed portion of each layer of the RTD.
[0054]
The RTD has a double barrier structure including a GaNAsSb well layer (5 nm thick), first and second AlAs barrier layers (1.4 nm each) sandwiching the GaAsSb well layer from both sides. And a first and second GaNasSb spacer layer (each having a thickness of 20 nm) sandwiching the AlAs barrier layer further from the outside. The first and second AlAs barrier layers serve as barriers for carriers in the first and second GNAsSb spacer layers, and the barrier layers generally include Al _x Ga _1-x As (Al composition ratio x = 0 to 1) can be used.
[0055]
The first and second n-GaNAsSb graded layers have a thickness of 50 nm and an impurity concentration of 1 × 10 5. ¹⁸ cm ^-3 Formed. n-GaAs contact layer and n ⁺ -In _x Ga _1-x The As contact layer can have the same configuration as that described in the description of FIG.
[0056]
The RTD having such a structure can be formed by a MOVPE method using trimethylantimony in addition to triethylgallium, trimethylaluminum, trimethylindium, dimethylhydrazine, arsine, and disilane as raw materials.
[0057]
In forming each layer, an n-GaAs contact layer and n ⁺ -In _x Ga _1-x The layers other than the As contact layer are formed at a substrate temperature of about 550 ° C to about 700 ° C, preferably about 650 ° C to about 700 ° C. This takes into account a decrease in crystal growth efficiency due to a low growth temperature, a deterioration in crystallinity due to a high growth temperature, and the like. On the other hand, the n-GaAs contact layer and n ⁺ -In _x Ga _1-x The formation of the As contact layer is performed at a substrate temperature of about 510 ° C. to about 520 ° C., preferably about 510 ° C. This is in consideration of high-concentration doping of impurities and prevention of deterioration of crystallinity.
[0058]
After formation of each layer, photolithography, H ₃ PO ₄ / H ₂ O ₂ A diode mesa is formed by wet etching, and then an ohmic electrode and a passivation film are formed.
[0059]
The formation of an RTD using GaInNAsSb is similar to this, and In may be added at the time of the formation.
In addition, in forming each layer of the RTD using GaNAsSb or GaInNAsSb, MBE, CBE, or the like can be used in addition to MOVPE.
[0060]
Next, RHET which is a resonant tunneling element having the same double barrier structure as the RTD will be described.
FIG. 4 is a diagram showing a configuration example of a main part of RHET.
[0061]
The RHET 20 includes n-GaAs contact layers 21 and 22, a GaAs barrier layer 23, and n-Ga _1-x In _x N _y As _1-y Graded base layer 24, double barrier structure 25, n-Ga _1-x In _x N _y As _1-y Graded layer 26, n ⁺ -In _x Ga _1-x It has a structure in which As contact layers 27 are sequentially stacked. n-GaAs contact layer 21, n-Ga _1-x In _x N _y As _1-y Graded base layer 24, n ⁺ -In _x Ga _1-x On the As contact layer 27, a collector electrode 28, a base electrode 29, and an emitter electrode 30 are formed as ohmic electrodes, respectively. A passivation film 31 is formed on the exposed surface of each layer of the RHET 20.
[0062]
The double barrier structure 25 of the RHET 20 _0.9 In _0.1 N _0.02 As _0.98 A well layer 25a, first and second AlAs barrier layers 25b and 25c sandwiching the well layer 25a from both sides, and first and second Ga layers sandwiching the first and second AlAs barrier layers 25b and 25c further from the outside. _0.9 In _0.1 N _0.02 As _0.98 It is composed of spacer layers 25d and 25e. The first and second AlAs barrier layers 25b and 25c are composed of the first and second Ga _0.9 In _0.1 N _0.02 As _0.98 The barrier layer serves as a barrier to the carriers in the spacer layers 25d and 25e. _x Ga _1-x As (Al composition ratio x = 0 to 1) can be used.
[0063]
In the double barrier structure 25, Ga _0.9 In _0.1 N _0.02 As _0.98 The well layer 25a has a thickness of 5 nm, the first and second AlAs barrier layers 25b and 25c both have a thickness of 1.4 nm, and the first and second Ga layers have a thickness of 1.4 nm. _0.9 In _0.1 N _0.02 As _0.98 The spacer layers 25d and 25e are both formed with a thickness of 20 nm.
[0064]
The n-GaAs contact layers 21 and 22 have a thickness of 100 nm and an impurity concentration of 5 × 10 5. ¹⁸ cm ^-3 It is formed with.
The GaAs barrier layer 23 has a thickness of 300 nm. The barrier layer generally includes Al _z Ga _1-z As (Al composition ratio z = 0 to 1) can be used. Further, this barrier layer includes Ga _0.9 In _0.1 N _0.02 As _0.98 It is also possible to use GaInNAs having a smaller In composition and N composition than the spacer layer.
[0065]
n-Ga _1-x In _x N _y As _1-y The graded base layer 24 has a thickness of 100 nm and an impurity concentration of 5 × 10 ¹⁸ cm ^-3 It is formed with. n-Ga _1-x In _x N _y As _1-y The graded base layer 24 is formed by gradually changing the In composition ratio x from 0 to 0.1 and the N composition ratio y from 0 to 0.02 from the lower side to the upper side. I have.
[0066]
n-Ga _1-x In _x N _y As _1-y The graded layer 26 has a thickness of 50 nm and an impurity concentration of 1 × 10 ¹⁸ cm ^-3 It is formed with. n-Ga _1-x In _x N _y As _1-y The graded layer 26 is formed by gradually changing the In composition ratio x from 0.1 to 0 and the N composition ratio y from 0.02 to 0 from the lower side to the upper side. .
[0067]
n ⁺ -In _x Ga _1-x The As contact layer 27 has a thickness of 100 nm and an impurity concentration of 1 × 10 ¹⁹ cm ^-3 It is formed with. n ⁺ -In _x Ga _1-x The As contact layer 27 is formed by gradually changing the In composition ratio x from 0 to 0.7 from the lower side to the upper side.
[0068]
Such RHET 20 is formed by MOVPE using triethylgallium, trimethylaluminum, trimethylindium, dimethylhydrazine, arsine, and disilane as raw materials.
[0069]
In the formation of each layer, the n-GaAs contact layers 21, 22 and n ⁺ -In _x Ga _1-x The layers other than the As contact layer 27 are formed at a substrate temperature of about 550 ° C. to about 700 ° C., preferably about 650 ° C. to about 700 ° C. This takes into account a decrease in crystal growth efficiency due to a low growth temperature, a deterioration in crystallinity due to a high growth temperature, and the like. On the other hand, n-GaAs contact layers 21 and 22 and n ⁺ -In _x Ga _1-x The formation of the As contact layer 27 is performed at a substrate temperature of about 510 ° C. to about 520 ° C., preferably about 510 ° C. This is in consideration of high-concentration doping of impurities and prevention of deterioration of crystallinity.
[0070]
After formation of each layer, first, patterning is performed by photolithography, and n-Ga _1-x In _x N _y As _1-y H up to the surface of the graded base layer 24 ₃ PO ₄ / H ₂ O ₂ Perform system wet etching to form an emitter mesa. Further, patterning is performed by photolithography, and H is applied to the surface of the n-GaAs contact layer 21. ₃ PO ₄ / H ₂ O ₂ System wet etching is performed to form a base mesa. Thereafter, a passivation film 18 such as SiON is formed on the surface of the diode mesa. Finally, a part of the passivation film 18 is removed by etching, and the collector electrode 28 and the n-Ga _1-x In _x N _y As _1-y Base electrode 29, n on graded base layer 24 ⁺ -In _x Ga _1-x An emitter electrode 30 is formed on each of the As contact layers 27, and a main part of the RHET 20 is formed.
[0071]
Thus, the Ga in the double barrier structure 25 of the RHET 20 _0.9 In _0.1 N _0.02 As _0.98 By using, RHET having a high P / V ratio can be formed.
The formation of each layer of the RHET 20 can be performed by MBE, CBE, or the like in addition to MOVPE.
[0072]
Next, a semiconductor integrated circuit in which an RTD is integrated with a semiconductor device such as a GaAs transistor will be described.
FIG. 5 is a diagram illustrating a configuration example of a part of a semiconductor integrated circuit including an RTD and a HEMT.
[0073]
The semiconductor integrated circuit 40 has an RTD 50 and a HEMT 70 formed on a GaAs substrate 41.
In the RTD 50, a GaAs buffer layer 51, In _0.2 Ga _0.8 As channel layer 52, n-Al _0.3 Ga _0.7 As electron supply layer 53, In _0.49 Ga _0.51 P etch stopper layers 54 are sequentially stacked. Further, in the RTD 50, the In _0.49 Ga _0.51 An n-GaAs contact layer 55 and a first n-Ga _1-x In _x N _y As _1-y Graded layer 56, double barrier structure 57, second n-Ga _1-x In _x N _y As _1-y Graded layer 58, n ⁺ -In _x Ga _1-x As contact layers 59 are sequentially stacked. n-GaAs contact layer 55 and n ⁺ -In _x Ga _1-x On the As contact layer 59, a lower electrode 60 and an upper electrode 61 are formed as ohmic electrodes, respectively. A passivation film 62 is formed on the exposed surface of each layer of the RTD 50.
[0074]
The double barrier structure 57 of the RTD 50 _0.9 In _0.1 N _0.02 As _0.98 A well layer 57a, first and second AlAs barrier layers 57b and 57c sandwiching the well layer 57a from both sides, and first and second Ga layers sandwiching the first and second AlAs barrier layers 57b and 57c further from the outside. _0.9 In _0.1 N _0.02 As _0.98 It is composed of spacer layers 57d and 57e. The first and second AlAs barrier layers 57b and 57c are formed of first and second Ga layers. _0.9 In _0.1 N _0.02 As _0.98 The barrier layer serves as a barrier to carriers in the spacer layers 57d and 57e. _x Ga _1-x As (Al composition ratio x = 0 to 1) can be used.
[0075]
In the HEMT 70, a GaAs buffer layer 51, an In _0.2 Ga _0.8 As channel layer 52, n-Al _0.3 Ga _0.7 As electron supply layer 53, In _0.49 Ga _0.51 P etch stopper layers 54 are sequentially stacked. Further, in the HEMT 70, the In _0.49 Ga _0.51 An n-GaAs contact layer 55 is separately formed on the P etch stopper layer 54, and a gate electrode 71 is formed therebetween. A source electrode 72 and a drain electrode 73 are formed on the n-GaAs contact layer 55 formed separately. A passivation film 62 is formed on the exposed surface of each layer of the HEMT 70 and on the surface of the gate electrode 71.
[0076]
The semiconductor integrated circuit 40 including the RTD 50 and the HEMT 70 is formed by MOVPE using phosphine in addition to triethylgallium, trimethylaluminum, trimethylindium, dimethylhydrazine, arsine, and disilane as raw materials.
[0077]
Here, the GaAs buffer layer 51 in the RTD 50 and the HEMT 70 is formed on the GaAs substrate 41 with a thickness of 300 nm. In _0.2 Ga _0.8 The As channel layer 52 is formed on the GaAs buffer layer 51 with a thickness of 15 nm. n-Al _0.3 Ga _0.7 The As electron supply layer 53 has a thickness of 20 nm and an impurity concentration of 2 × 10 ¹⁸ cm ^-3 Formed of In _0.49 Ga _0.51 The P etch stopper layer 54 is formed with a thickness of 6 nm. The n-GaAs contact layer 55 has a thickness of 50 nm and an impurity concentration of 5 × 10 5. ¹⁸ cm ^-3 Formed.
[0078]
In the double barrier structure 57 of the RTD 50, Ga _0.9 In _0.1 N _0.02 As _0.98 The well layer 57a has a thickness of 5 nm, the first and second AlAs barrier layers 57b and 57c have a thickness of 1.4 nm, and the first and second Ga layers have a thickness of 1.4 nm. _0.9 In _0.1 N _0.02 As _0.98 The spacer layers 57d and 57e are each formed with a thickness of 20 nm.
[0079]
Further, the first n-Ga in the RTD 50 _1-x In _x N _y As _1-y The graded layer 56 has a thickness of 50 nm and an impurity concentration of 5 × 10 ¹⁸ cm ^-3 Formed. First n-Ga _1-x In _x N _y As _1-y The graded layer 56 is formed by gradually changing the In composition ratio x from 0 to 0.1 and the N composition ratio y from 0 to 0.02 from the lower side to the upper side.
[0080]
Second n-Ga _1-x In _x N _y As _1-y The graded layer 58 has a thickness of 50 nm and an impurity concentration of 1 × 10 ¹⁸ cm ^-3 Formed. Second n-Ga _1-x In _x N _y As _1-y The graded layer 58 is formed by gradually changing the In composition ratio x from 0.1 to 0 and the N composition ratio y from 0.02 to 0 from the lower side to the upper side.
[0081]
n ⁺ -In _x Ga _1-x The As contact layer 59 has a thickness of 100 nm and an impurity concentration of 1 × 10 ¹⁹ cm ^-3 Formed. n ⁺ -In _x Ga _1-x The As contact layer 59 is formed by gradually changing the In composition ratio x from 0 to 0.7 from the lower side to the upper side.
[0082]
In forming each layer of the RTD 50 and the HEMT 70, n ⁺ -In _x Ga _1-x The layers other than the As contact layer 59 are formed at a substrate temperature of about 550 ° C. to about 700 ° C., preferably about 650 ° C. to about 700 ° C. This takes into account a decrease in crystal growth efficiency due to a low growth temperature, a deterioration in crystallinity due to a high growth temperature, and the like. On the other hand, n ⁺ -In _x Ga _1-x The formation of the As contact layer 59 is performed at a substrate temperature of about 510 ° C. to about 520 ° C., preferably about 510 ° C. This is in consideration of high-concentration doping of impurities and prevention of deterioration of crystallinity.
[0083]
After the formation of each layer, patterning is performed by photolithography, and H is applied to the surface of the n-GaAs contact layer 55. ₃ PO ₄ / H ₂ O ₂ System wet etching is performed to form a diode mesa. Further, in order to isolate the RTD 50 side and the HEMT 70 side, the H ₃ PO ₄ / H ₂ O ₂ Perform system wet etching. In the case of a GaAs device, this isolation can be performed by oxygen implantation instead of etching.
[0084]
Next, on the n-GaAs contact layer 55 on the RTD 50 side, n ⁺ -In _x Ga _1-x A lower electrode 60 and an upper electrode 61 are respectively formed on the As contact layer 59, and a source electrode 72 and a drain electrode 73 are formed on the n-GaAs contact layer 55 on the HEMT 70 side.
[0085]
After the formation of these electrodes, electron beam lithography and H ₃ PO ₄ / H ₂ O ₂ The n-GaAs contact layer 55 on the HEMT 70 side is separated by system wet etching to form a gate recess. During this wet etching, In _0.49 Ga _0.51 The P etch stopper layer 54 functions as an etching stopper.
[0086]
Next, a gate electrode 71 having a gate length of 0.1 μm is formed by electron beam lithography and vapor deposition lift-off. For a gate length of 0.1 μm, f _t Is around 100 GHz. Then, after the surface is passivated with an insulating film such as SiON, a semiconductor integrated circuit 40 combining the RTD 50 and the HEMT 70 is formed by a wiring process. As a result, a return zero DFF circuit operable at 40 Gbps can be realized.
[0087]
In addition, a semiconductor integrated circuit can be formed by forming an HBT instead of the HEMT 70. The semiconductor integrated circuit 40 can be formed by an MBE method, a CBE method, or the like in addition to the MOVPE method.
[0088]
In the above description, the resonant tunneling element having the double barrier structure and the semiconductor integrated circuit using the same have been described. However, the present invention can of course be applied to a triple barrier structure having two well layers. it can.
[0089]
【The invention's effect】
As described above, in the present invention, in a resonant tunneling device having a barrier structure having a spacer layer, a barrier layer, and a well layer, the spacer layer or the well layer is formed using GaInNAs. Thereby, the thermal excitation current flowing through the barrier layer is suppressed, and the P / V ratio can be improved.
[0090]
Further, by forming an RTD realizing a large P / V ratio, a semiconductor integrated circuit combined with a GaAs transistor having a high breakdown voltage can be formed at low cost.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a configuration example of a main part of an RTD.
FIG. 2 is a diagram showing a relationship between an energy gap and a lattice constant of a compound semiconductor.
FIG. 3 is a diagram showing an example of an energy band structure in a double barrier structure.
FIG. 4 is a diagram illustrating a configuration example of a main part of RHET.
FIG. 5 is a diagram illustrating a configuration example of a part of a semiconductor integrated circuit including an RTD and a HEMT.
FIG. 6 is a diagram illustrating a circuit configuration example of MOBILE.
FIG. 7 is a diagram showing current-voltage characteristics in a parallel element of an RTD and a HEMT.
8A and 8B are load curve diagrams of MOBILE, wherein FIG. 8A shows a case where I (RTD2 + HEMT) is larger than I (RTD1), and FIG. 8B shows a case where I (RTD2 + HEMT) is smaller than I (RTD1). ing.
FIG. 9 is a diagram illustrating an example of an energy band structure of a GaAs / AlAs RTD.
FIG. 10 is a diagram showing an energy band structure of an RTD using InGaAs for a well layer.
FIG. 11 is a diagram showing an energy band structure of an RTD using InGaAs for a well layer and a spacer layer.
[Explanation of symbols]
10,50 RTD
11, 21, 22, 55 n-GaAs contact layer
12,56 First n-Ga _1-x In _x N _y As _1-y Graded layer
13,25,57 Double barrier structure
13a, 25a, 57a Ga _0.9 In _0.1 N _0.02 As _0.98 Well layer
13b, 25b, 57b First AlAs barrier layer
13c, 25c, 57c Second AlAs barrier layer
13d, 25d, 57d First Ga _0.9 In _0.1 N _0.02 As _0.98 Spacer layer
13e, 25e, 57e Second Ga _0.9 In _0.1 N _0.02 As _0.98 Spacer layer
14,58 Second n-Ga _1-x In _x N _y As _1-y Graded layer
15, 27, 59 n ⁺ -In _x Ga _1-x As contact layer
16,60 lower electrode
17,61 Upper electrode
18,31,62 Passivation film
20 RHET
23,51 GaAs barrier layer
24 n-Ga _1-x In _x N _y As _1-y Graded base layer
26 n-Ga _1-x In _x N _y As _1-y Graded layer
28 Collector electrode
29 Base electrode
30 Emitter electrode
40 Semiconductor Integrated Circuit
41 GaAs substrate
52 In _0.2 Ga _0.8 As channel layer
53 n-Al _0.3 Ga _0.7 As electron supply layer
54 In _0.49 Ga _0.51 P etch stopper layer
71 Gate electrode
72 source electrode
73 Drain electrode

Claims

A resonance having a barrier structure including a spacer layer made of a first semiconductor, a barrier layer serving as a barrier to carriers in the spacer layer, and a well layer made of a second semiconductor sandwiched between the barrier layers. In the tunnel element,
A resonance tunnel device, wherein the first semiconductor or the second semiconductor is GaInNAs.

2. The resonance tunnel device according to claim 1, wherein the GaInNAs lattice-matches with GaAs, and has an In composition of 3% or more and 20% or less and an N composition of 0.8% or more and 7% or less.

2. The resonance tunnel device according to claim 1, wherein the barrier layer is made of Al _x Ga _1-x As and changes an Al composition ratio x from 0 to 1. 3.

A resonance having a barrier structure including a spacer layer made of a first semiconductor, a barrier layer serving as a barrier to carriers in the spacer layer, and a well layer made of a second semiconductor sandwiched between the barrier layers. In a semiconductor integrated circuit using a tunnel element,
A semiconductor integrated circuit using a resonant tunneling device, wherein the first semiconductor or the second semiconductor is GaInNAs.

A resonance having a barrier structure including a spacer layer made of a first semiconductor, a barrier layer serving as a barrier to carriers in the spacer layer, and a well layer made of a second semiconductor sandwiched between the barrier layers. In the tunnel element,
A resonance tunnel device, wherein the first semiconductor or the second semiconductor is GaNAsSb or GaInNAsSb.