JP2695832B2 - Heterojunction field effect transistor - Google Patents
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はショットキーゲート電極を有するヘテロ接合
型電界効果トランジスタに関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to a heterojunction field effect transistor having a Schottky gate electrode.
（従来の技術） 近年コンピューターや通信機器の重要部分には大規模
集積回路（LSI）が多用されている。これらLSIは、数ミ
リ角の半導体基板上に多数の電界効果トランジスタ（FE
T）を集積化して構成される電気回路から成る。そのFET
の１つに、Siに比べて常温で数倍の電子易動度を持つ化
合物半導体例えばGaAsを形成母材に採用して、高速化を
図ったGaAsのヘテロ接合型FETがある。このGaAs FETの
性能指数の１つに電流駆動能力（Ｋ値）が挙げられる。
Ｋ値は、ゲート電圧（Vg）に対するドレイン電流（ID）
の平方根 の平均的傾きを２乗した値で表される。大きなＫ値は優
れたスイッチング特性に対応する。(Prior Art) In recent years, large-scale integrated circuits (LSIs) are frequently used in important parts of computers and communication devices. These LSIs consist of a large number of field-effect transistors (FE
T) is composed of an electric circuit configured by integrating T). The FET
One of them is a GaAs heterojunction FET in which a compound semiconductor having a several times higher electron mobility at room temperature than Si, such as GaAs, is used as a base material to increase the speed. One of the performance indexes of the GaAs FET is a current driving capability (K value).
K value, the drain current versus gate voltage (V g) (I D)
The square root of Is represented by a value obtained by squaring the average slope of A large K value corresponds to excellent switching characteristics.
この様なGaAs FETの１つに高速動作性に優れたI2HEMT
（Insulated−Gate Inverted−Structure High Electro
n Mobility Transistor）例えば、H.KINOSHITA,et,al.,
IEEE TRANSACTION ON ELECTRON DEVICES,Vol.ED−33 N
o.5,MAY（1986）が知られている。第７図にこのI2HEMT
を示す。半絶縁性GaAs基板（17）上にｎ型GaAlAs層
（37）、アンドープGaAs層（47）、アンドープGaAlAs層
が順次積層して構成され、この最上層のアンドープGaAl
As層（57）上にゲート電極（67）が形成されている。こ
のアンドープGaAs層（47）は、電子を蓄積しチャネルと
して働く様になっている。（77），（87）は夫々ソース
・ドレイン領域である（第７図（ａ））。One of such GaAs FETs is an I 2 HEMT with excellent high-speed operation.
(Insulated-Gate Inverted-Structure High Electro
n Mobility Transistor) For example, H.KINOSHITA, et, al.,
IEEE TRANSACTION ON ELECTRON DEVICES, Vol.ED-33 N
o.5, MAY (1986) is known. Fig. 7 shows this I 2 HEMT
Is shown. A semi-insulating GaAs substrate (1 7) n-type GaAlAs layer on the (3 7), an undoped GaAs layer (4 7), an undoped GaAlAs layer is formed by sequentially laminating undoped GaAl of the uppermost layer
As layer (5 7) the gate electrode on the (6 7) are formed. The undoped GaAs layer (4 7) is adapted to such act as a channel to accumulate electrons. (7 7), (8 7) are respectively the source and drain regions (FIG. 7 (a)).
このI2HEMTは、ゲート電極（67）に正バイアスが印加
された状態でオンして、ドレイン電流IDを流し負バイア
スが印加された状態でオフしてIDをカットする。このオ
フした状態でのゲート電極直下の伝導帯（EC）、価電子
帯（EV）のバンドダイヤグラムを第７図（ｂ）に示す。
上方向が電子に対するポテンシャルが正の方向である。
しかしながらゲートバイアス印加時にｎ型GaAlAs層
（37）のバンドが曲がり、この図から判る様に、負バイ
アス印加状態ではアンドープGaAs層（47）とｎ型GaAlAs
層（37）間のヘテロ界面とｎ型GaAlAs層（37）の夫々伝
導帯のポテンシャルが接近し、電子（71）はアンドープ
GaAs層（47）のチャネル領域のみならずｎ型AlGaAs層
（37）にも存在する。つまり、導電性を呈するｎ型GaAl
As層に電流が流れてしまう。従ってこの様な状態ではI2
HEMTはIDのカットを良好にできずピンチオフ特性が悪
い。この事から、Vgに対する の平均的傾きは小さくなり、Ｋ値も低下してしまう。The I 2 HEMT is turned on in a state where a positive bias is applied to the gate electrode (6 7), cutting the I D off in a state in which a negative bias is applied to flow the drain current I D. FIG. 7B shows a band diagram of the conduction band (E C ) and the valence band (E V ) immediately below the gate electrode in the off state.
The upward direction is the direction in which the potential for electrons is positive.
However n-type GaAlAs layer when a gate bias is applied (3 7) band bending of, as can be seen from this figure, an undoped GaAs layer with negative bias application state (4-7) and n-type GaAlAs
Layer (3 7) potential of each conduction band of the hetero interface between the n-type GaAlAs layer (3 7) approaches between electrons (71) is undoped
Also present in the n-type AlGaAs layer not channel region only of the GaAs layer (4 7) (3 7). That is, n-type GaAl exhibiting conductivity
Current flows through the As layer. Therefore, in such a state, I 2
HEMT has poor pinch-off characteristics due to poor ID cut. From this, for V g Has a small average slope, and the K value also decreases.
（発明が解決しようとする課題） 以上の様に、従来のヘテロ接合型FETでは、Ｋ値が低
下しピンチオフ特性が悪いという問題があった。(Problems to be Solved by the Invention) As described above, the conventional heterojunction type FET has a problem that the K value is reduced and the pinch-off characteristics are poor.
本発明は、上記問題点に鑑みなされたもので、ピンチ
オフ特性の向上を図ったヘテロ接合型FETを提供する事
を目的とする。The present invention has been made in view of the above problems, and has as its object to provide a heterojunction FET with improved pinch-off characteristics.
〔発明の構成〕 （課題を解決するための手段） 第１の半導体層と、この第１の半導体層上に積層され
これよりも不純物濃度が高い第２の半導体層と、この第
２の半導体層上に積層され前記第１の半導体層と共に前
記第２の半導体層を挟むことで前記第２の半導体層に量
子井戸を形成し、前記第２の半導体層よりも不純物濃度
が低い第３の半導体層と、この第３の半導体層上に設け
られ、この第３の半導体層とショットキー接合を成すゲ
ート電極とを具備する事を特徴とするヘテロ接合型電界
効果トランジスタを提供するものである。[Structure of the Invention] (Means for Solving the Problems) A first semiconductor layer, a second semiconductor layer stacked on the first semiconductor layer and having a higher impurity concentration than the first semiconductor layer, and a second semiconductor layer A quantum well is formed in the second semiconductor layer by sandwiching the second semiconductor layer together with the first semiconductor layer, the third semiconductor layer having a lower impurity concentration than the second semiconductor layer. An object of the present invention is to provide a hetero-junction field effect transistor comprising a semiconductor layer and a gate electrode provided on the third semiconductor layer and forming a Schottky junction with the third semiconductor layer. .
（作用） 本発明では、チャネル領域となる第２の半導体層その
ものが良好な導電性を呈する不純物層でありキャリアを
発生するので、この層を挟んでここに量子井戸を形成す
る第1,第３の半導体層は低不純物の高比抵抗層にでき
る。従って、第１の半導体層にサブチャネルが生ずるの
を防止できキャリアを量子井戸に確実に高密度にて局在
させ、チャネル領域を形成する事ができる。(Operation) In the present invention, since the second semiconductor layer itself serving as the channel region itself is an impurity layer exhibiting good conductivity and generates carriers, the first and second semiconductor layers forming a quantum well are sandwiched by this layer. The semiconductor layer of No. 3 can be a high resistivity layer with low impurity. Therefore, generation of a sub-channel in the first semiconductor layer can be prevented, carriers can be reliably localized in the quantum well at high density, and a channel region can be formed.
（実施例） 本発明の詳細を実施例に従って説明する。(Examples) Details of the present invention will be described according to examples.
第１図は本発明の一実施例に係るヘテロ接合型電界効
果トランジスタの断面図である。製造手順に沿いながら
構造を説明する。FIG. 1 is a sectional view of a heterojunction field effect transistor according to one embodiment of the present invention. The structure will be described according to the manufacturing procedure.
先ず、半絶縁性GaAs基板（１）にバッファー層として
2000Åのアンドープ（積極的に不純物を添加しないが、
ここでは不純物濃度が１×1015cm-3程度のものを示
す。）GaAs（ヒ化ガリウム）層（21）を形成し次に第１
の半導体層として1000ÅのアンドープGaAlAs層（31）を
形成する。続けて第２の半導体層として２×1018cm-3Si
をドープしたｎ型GaAs層（41）を200Å形成し、その上
部に第３の半導体層としてアンドープGaAlAs層（51）を
500Å形成する。これらの層の形成には例えば分子線エ
ピタキシャル成長法（MBE）で行なう。First, as a buffer layer on a semi-insulating GaAs substrate (1)
2000Å undoped (do not add impurities positively,
Here, an impurity concentration of about 1 × 10 15 cm −3 is shown. ) Forming a GaAs (gallium arsenide) layer (2 1 )
An undoped GaAlAs layer (3 1 ) of 1000 ° is formed as a semiconductor layer. Then, as a second semiconductor layer, 2 × 10 18 cm −3 Si
The doped n-type GaAs layer (4 1) was 200Å formed, an undoped GaAlAs layer thereon as the third semiconductor layer (5 1)
Form 500mm. These layers are formed by, for example, molecular beam epitaxy (MBE).
次にゲート電極（61）は、窒化タングステン（WNx）
をスパッタ法によって約500Å堆積した後リアクティブ
イオンエッチング（RTE）によってゲート加工を行い形
成した。さらにゲート電極（61）に自己整合的にSi+を
３×1013cm-2で各半導体層にイオン注入し、As雰囲気中
で800℃20分間アニールを行ないこの不純物を活性化し
た。この様にして形成したn+型ソース・ドレイン領域
（71），（81）上に下からAuGe/Ni/Auでオーミック性を
呈するソース・ドレイン電極（91），（101）を形成し
た。Then the gate electrode (6 1) a tungsten nitride (WN x)
Was deposited by about 500 ° by sputtering, and then gated by reactive ion etching (RTE) to form. Further ion-implanted into the semiconductor layer self-aligned manner Si + at 3 × 10 13 cm -2 to the gate electrode (6 1), and activate the impurity annealing is performed 800 ° C. 20 minutes in As ambient. Thus in the formed n + -type source and drain regions (7 1), (8 1) the source and drain electrodes (9 1) exhibiting ohmic properties with AuGe / Ni / Au from below on a (10 1) Formed.
この様にして形成したヘテロ接合型FETのゲート電極
直下の伝導帯、価電子帯のバンドダイヤグラムを第２図
に示す。上方向が電子に対するポテンシャルが正の方向
である。２つのアンドープGaAlAs層（31），（51）に挟
まれたｎ型GaAs層（41）には量子井戸（20）が形成され
ている。ゲートに電圧を印加しない熱平衡状態（実線で
示す）では、ここに電子（21）が蓄積されており、チャ
ネルが形成される。この状態でソース・ドレイン領域
（71），（81）間に電位差（ソース接地でドレインに電
源電圧印加）を与える事により、キャリアである電子が
ソースからドレインに移動しドレイン電流が流れる（第
２図）。一方、ゲート電極（61）に負のゲート電圧
（VG）を印加した際（破線で示す）には、ｎ型GaAs層
（41）の伝導帯（22）は、フェルミレベル（EF）より高
レベルのポテンシャルとなり、ここでの電子密度も低く
なってドレイン電流はカットされる。この様に、このヘ
テロ接合型FETはデプレションモードで動作する。第３
図はＣ−Ｖ測定によって求めた電子密度分布を表わす。
電子密度分布はｎ型GaAs層（41）に１×1018個/cm3を越
える密度にて局存していることがわかる。300Kの温度で
測定したFETのgmは450ms/mm（但しゲート長（チャネル
長方向の長さ）は1.0μｍ、ゲート幅方向の長さ（図面
の奥ゆき方向）は10μｍとした）77Kでは600ms/mmであ
った。この時のＫ値は4000ms/mmと高い値であった。ゲ
ート電極とソース電極間の電流−電圧特性を第４図に示
す。通常構造のMESFETのショットキー特性と比べ約３倍
のバリヤハイトが有る事が判る。FIG. 2 shows a band diagram of the conduction band and the valence band immediately below the gate electrode of the heterojunction FET formed in this manner. The upward direction is the direction in which the potential for electrons is positive. Two undoped GaAlAs layer (3 1), a quantum well (20) is formed in the (5 1) sandwiched by n-type GaAs layer (4 1). In a thermal equilibrium state (shown by a solid line) where no voltage is applied to the gate, electrons (21) are accumulated here and a channel is formed. In this state, a potential difference is applied between the source / drain regions (7 1 ) and (8 1 ) (power supply voltage is applied to the drain with the source grounded), so that electrons as carriers move from the source to the drain and a drain current flows ( FIG. 2). On the other hand, upon application of a negative gate voltage (V G) to the gate electrode (6 1) (indicated by a broken line), the n-type GaAs layer (4 1) of the conduction band (22), the Fermi level (E F ), The potential becomes higher, the electron density here becomes lower, and the drain current is cut off. Thus, the heterojunction FET operates in the depletion mode. Third
The figure shows the electron density distribution obtained by CV measurement.
It can be seen that the electron density distribution is localized in the n-type GaAs layer (4 1 ) at a density exceeding 1 × 10 18 / cm 3 . The gm of the FET measured at a temperature of 300K is 450ms / mm (however, the gate length (length in the channel length direction) is 1.0μm, and the length in the gate width direction (the depth direction in the drawing) is 10μm). mm. The K value at this time was a high value of 4000 ms / mm. FIG. 4 shows current-voltage characteristics between the gate electrode and the source electrode. It can be seen that the barrier height is about three times as large as the Schottky characteristic of the MESFET having a normal structure.
本実施例で示したヘテロ接合型FETは、量子井戸の形
成されるｎ型GaAs層（41）が高比抵抗であるアンドープ
GaAlAs層（31），（51）に挟まれる。層（31）はこのよ
うに高比抵抗にできることからバンドの曲がりが押えら
れ従来の様なサブチャネルの発生が防止できる。従って
ピンチオフ電圧は向上する。Heterojunction type FET shown in this embodiment, n-type GaAs layer formed of a quantum well (4 1) is a high resistivity undoped
GaAlAs layer (3 1), is sandwiched (5 1). Layer (3 1) is thus generated in the conventional such subchannel band bending is pressed from the can to the high specific resistance can be prevented. Therefore, the pinch-off voltage is improved.
また、本実施例ではDXセンタがないアンドープAlGaAs
層（31），（51）を採用する為、量子井戸で高いキャリ
ア電子密度が得られる。In this embodiment, the undoped AlGaAs having no DX center is used.
Since the layers (3 1 ) and (5 1 ) are employed, a high carrier electron density can be obtained in the quantum well.
また、層（51）が高比抵抗であるためショットキゲー
トに高いバリアハイトが得られる。Further, since the layer (5 1 ) has a high specific resistance, a high barrier height can be obtained in the Schottky gate.
ここでは、インゴットから切り出したGaAs基板上に一
旦GaAsのバッファー層を介在させてAlGaAs層を形成しや
すくしたが、出発材料にはGaAs基板をそのまま採用して
も良い。Here, the AlGaAs layer is easily formed by temporarily interposing a GaAs buffer layer on the GaAs substrate cut out from the ingot, but the GaAs substrate may be used as a starting material as it is.
第５図は本発明の他の実施例に係るヘテロ接合型電界
効果トランジスタの断面を示すものである。製造手順を
追いながらその構造を説明する。FIG. 5 shows a cross section of a heterojunction field effect transistor according to another embodiment of the present invention. The structure will be described following the manufacturing procedure.
先ず、半絶縁性GaAs（ヒ化ガリウム）基板（11）上に
第１の半導体層として１μｍ厚のアンドープのGaAs層
（32）、第２の半導体層としてSiを５×1018cm-3ドープ
した200Å厚のn+のIn0.15Ga0.85As（ヒ化インジウムガ
リウム）層（42）及び第３の半導体層として300Å厚の
アンドープGaXAl1-XAs（ヒ化ガリウムアルミニウム）層
（52）を例えばMBE法により順次積層して形成する。First, on a semi-insulating GaAs (gallium arsenide) substrate (1 1 ), a 1 μm thick undoped GaAs layer (3 2 ) as a first semiconductor layer, and 5 × 10 18 cm − Si as a second semiconductor layer. 3 doped 200Å thick n + a in 0.15 Ga 0.85 as (gallium indium arsenide) layer (4 2) and the third 300Å thick undoped Ga X Al 1-X as (gallium arsenide aluminum) as a semiconductor layer layer (5 2) are sequentially laminated is formed by, for example, MBE method.
次にFET領域以外を16Oのイオン注入を行って選択的に
素子分離の為のアイソレーション層11を設けておく。Next, an isolation layer 11 for element isolation is selectively provided by performing ion implantation of 16 O in regions other than the FET region.
さらに、このGaXAl1-XAs層（52）上に例えば5000Å厚
の窒化タングステン（WNX）の薄膜をスパッタ蒸着によ
り形成し、RIE（Reactiye Ion Etching）によってショ
ットキーゲート電極（62）に加工する。この際、ゲート
電極（62）のチャネル長方向の幅を1.0μｍ、ゲート幅
方向の長さを10μｍにしておく。Moreover, the Ga X Al 1-X As layer (5 2) thin film was formed by sputter deposition on, for example, 5000Å thick tungsten nitride (WN X), RIE (Reactiye Ion Etching) by Schottky gate electrode (6 2 ). At this time, keep 1.0μm width in the channel length direction of the gate electrode (6 2), the gate width direction length 10 [mu] m.
次いで、ゲート電極（62）をマスクとしてSiイオンを
加速電圧150KeV、ドーズ量３×1013cm-2の条件にて各半
導体層中に注入し、アルシン雰囲気中で950℃のランプ
アニールを行う。この様にしてゲート電極（62）に対し
て自己整合的にn+型ソース・ドレイン領域（72），
（82）を形成する。Then injected into the semiconductor layer a gate electrode (6 2) an acceleration voltage 150KeV Si ions as a mask at a dose of 3 × 10 13 cm -2 conditions, performs lamp annealing 950 ° C. in an arsine atmosphere . Self-aligning manner n + -type source and drain regions (7 2) with respect to such a manner the gate electrode (6 2),
(8 2) is formed.
最後に、これらソース・ドレイン領域（72），（82）
上に下からAuGe/Ni/Auの３層構造のオーミック性のソー
ス・ドレイン電極（92），（102）を蒸着及びランプア
ロイ（温度500℃、時間50秒の条件）にて形成する。こ
の様にして第５図に示したFETが完成する。Finally, these source and drain regions (7 2), (8 2)
Ohmic source / drain electrodes (9 2 ) and (10 2 ) having a three-layer structure of AuGe / Ni / Au are formed from above by vapor deposition and lamp alloy (temperature 500 ° C., time 50 seconds). . Thus, the FET shown in FIG. 5 is completed.
第６図はこのFETのショットキーゲート電極（62）下
の伝導帯、価電子帯のバンドダイヤグラムを第２図と同
様に示した図である。FIG. 6 is a diagram showing a band diagram of a conduction band and a valence band below the Schottky gate electrode (6 2 ) of this FET, similarly to FIG.
第６図に示す様にゲートに電圧を印加しない熱平衡状
態（実線で示す）ではアンドープAlGaAs層及びアンドー
プGaAs層に挟まれたn+型InGaAs層には、量子井戸（60）
が形成される。この量子井戸（60）は、キャリアとして
の電子（で示す）を蓄積し、先の実施例のｎ型GaAlAs
層同様にチャネルとして働く。この時にはFETはオン状
態である。逆に、ゲート電極に負の電圧を印加した際
（破線で示す）には、第６図に示す様にこの量子井戸
（60）には電子が存在しなくなり、FETはオフする。こ
のFETは先の実施例で説明したFETと同様の効果を奏する
他に次の効果も奏する。The sixth As shown in FIG voltage (indicated by a solid line) thermal equilibrium state is not applied to the gate in the undoped AlGaAs layer and the n + -type InGaAs layer sandwiched between undoped GaAs layer, a quantum well (60)
Is formed. The quantum well (60) accumulates electrons (indicated by) as carriers and uses the n-type GaAlAs of the previous embodiment.
Works as a channel as well as a layer. At this time, the FET is on. Conversely, when a negative voltage is applied to the gate electrode (shown by a broken line), no electrons are present in the quantum well (60) as shown in FIG. 6, and the FET is turned off. This FET has the same effect as the FET described in the previous embodiment, and also has the following effect.
即ち、このFETの特性を試算した結果、gmが1500ms/mm
程度（VDS＝2V,VGS＝1Vのとき）と高い値を示す事が判
った。また、この時Ｋ値は4800ms/mmであった。先の実
施例に比べこの様に高いgmを得る事ができたのは、GaAs
に比べて電子移動度の高いGaInAs層をチャネルとして採
用したためと考えられる。In other words, as a result of calculating the characteristics of this FET, gm is 1500 ms / mm
It was found that the value was as high as about (when V DS = 2V, V GS = 1V). At this time, the K value was 4800 ms / mm. The reason why such a high gm can be obtained as compared with the previous embodiment is that GaAs
This is presumably because the GaInAs layer having a higher electron mobility than that used for the channel was used.
以上の２つの実施例では、第２の半導体層の不純物濃
度は高いgmを得るに十分なキャリアをチャネル領域に蓄
積可能で、しかもゲートバイアスを印加してもチャネル
領域内にキャリアが有効に閉じ込められる面から高濃度
である方が望ましく、例えば１×1018cm-3以上が良く、
１×1019cm-3以上が好ましい。In the above two embodiments, the impurity concentration of the second semiconductor layer is such that carriers sufficient to obtain a high gm can be accumulated in the channel region, and carriers are effectively confined in the channel region even when a gate bias is applied. It is desirable that the concentration is high from the surface to be obtained, for example, 1 × 10 18 cm -3 or more is good,
It is preferably at least 1 × 10 19 cm −3 .
第１及び第３の半導体層は、低不純物濃度であり真性
半導体に近い方が望ましく、不純物濃度が１×1015cm-3
以下が良く、１×1014cm-3以下である事が好ましい。ま
た第２の半導体層はｎ型のチャネル領域でありその際の
キャリアを電子としたが、これに限らず、Ｐ型にしてキ
ャリアにホールを用いる様にしても良い。また、ショッ
トキーゲート電極には窒化タングステン（WNX）を用い
たが、他のショットキー金属例えば硅化タングステン
（WSi）を用いても良い。ここではデプレションモード
のFETを説明したがこれに限らず第２の半導体層中の不
純物濃度をデプレションモードのFETより低く設定する
事によりエンハンスメントモードで動作するFETも形成
可能である。The first and third semiconductor layers preferably have a low impurity concentration and are close to an intrinsic semiconductor, and have an impurity concentration of 1 × 10 15 cm −3.
The following is good, and it is preferable that it is 1 × 10 14 cm −3 or less. Further, the second semiconductor layer is an n-type channel region, and the carriers at that time are electrons. However, the present invention is not limited to this, and holes may be used as carriers instead of P-type. Further, although tungsten nitride (WN x ) is used for the Schottky gate electrode, another Schottky metal such as tungsten silicide (WSi) may be used. Here, the FET in the depletion mode has been described. However, the present invention is not limited to this, and the FET operating in the enhancement mode can be formed by setting the impurity concentration in the second semiconductor layer to be lower than that in the FET in the depletion mode.
本発明は、実施例に示した各半導体層の組み合わせに
限る事がなく、他の半導体例えば第１の半導体層をAlIn
As、第２の半導体層をGaInAs、第３の半導体層をAlInAs
等の組合せでも良い。この場合にはInPの基板を採用す
れば良い。The present invention is not limited to the combination of the respective semiconductor layers shown in the embodiment, and other semiconductors such as the first semiconductor layer may be formed of AlIn.
As, the second semiconductor layer is GaInAs, and the third semiconductor layer is AlInAs
And the like. In this case, an InP substrate may be used.
尚、本発明はその主旨を逸脱しない範囲で種々変形し
て実施する事ができる。The present invention can be implemented with various modifications without departing from the scope of the invention.
〔発明の効果〕 上記構成により、Ｋ値の向上等を図ったヘテロ接合型
FETを提供する事ができる。[Effects of the Invention] With the above configuration, a hetero-junction type having an improved K value and the like
FET can be provided.
第１図、第２図は本発明の一実施例を示す図、第３図、
第４図は本発明の一実施例を説明する図、第５図、第６
図は本発明の他の実施例を示す図、第７図は従来技術を
説明する図である。 11……半絶縁性GaAs基板、21……アンドープGaAs層、31
……アンドープGaAlAs層、41……ｎ型GaAs層、51……ア
ンドープGaAlAs層、61……WNXのゲート電極、91,101…
…AuGe/Ni/Auのオーミック電極。FIGS. 1 and 2 show an embodiment of the present invention, FIG.
FIG. 4 is a view for explaining an embodiment of the present invention, and FIGS.
FIG. 7 is a view showing another embodiment of the present invention, and FIG. 7 is a view for explaining the prior art. 1 1 …… Semi-insulating GaAs substrate, 2 1 … Undoped GaAs layer, 3 1
...... undoped GaAlAs layer, 4 1 ...... n-type GaAs layer, 5 1 ...... undoped GaAlAs layer, 61 a gate electrode of the ...... WN X, 9 1, 10 1 ...
… AuGe / Ni / Au ohmic electrode.
フロントページの続き (56)参考文献 特開 昭62−36871（ＪＰ，Ａ) 特開 昭62−42569（ＪＰ，Ａ) 特開 昭62−76565（ＪＰ，Ａ) 特開 昭61−295667（ＪＰ，Ａ) 特開 昭61−295669（ＪＰ，Ａ) 特開 昭61−96765（ＪＰ，Ａ) 特開 昭61−295671（ＪＰ，Ａ) 特開 昭61−234566（ＪＰ，Ａ) 特開 昭61−177780（ＪＰ，Ａ)Continuation of the front page (56) References JP-A-62-36871 (JP, A) JP-A-62-42569 (JP, A) JP-A-62-76565 (JP, A) JP-A-61-295667 (JP) JP-A-61-295669 (JP, A) JP-A-61-96765 (JP, A) JP-A-61-295671 (JP, A) JP-A-61-234566 (JP, A) 61-177780 (JP, A)
Claims (4)
半導体層と、この第１の半導体層上に積層されたｎ型の
ヒ化インジウムガリウムからなる第２の半導体層と、こ
の第２の半導体層上に積層され前記第１の半導体層と共
に前記第２の半導体層を挟むことで前記第２の半導体層
に量子井戸を形成するアンドープのヒ化ガリウムアルミ
ニウムからなる第３の半導体層と、この第３の半導体層
上に設けられたゲート電極とを具備し、前記第1,第３の
半導体層は第２の半導体層よりも低不純物濃度とされて
なる事を特徴とするヘテロ接合型電界効果トランジス
タ。A first semiconductor layer made of undoped gallium arsenide; a second semiconductor layer made of n-type indium gallium arsenide laminated on the first semiconductor layer; A third semiconductor layer made of undoped gallium aluminum arsenide that is stacked on a semiconductor layer and forms a quantum well in the second semiconductor layer by sandwiching the second semiconductor layer with the first semiconductor layer; A gate electrode provided on the third semiconductor layer, wherein the first and third semiconductor layers have a lower impurity concentration than the second semiconductor layer. Field effect transistor.
1018cm-3以上である事を特徴とする請求項１記載のヘテ
ロ接合型電界効果トランジスタ。2. The method according to claim 1, wherein the impurity concentration of the second semiconductor layer is 1 ×.
2. The heterojunction field effect transistor according to claim 1, wherein the diameter is 10 18 cm -3 or more.
1019cm-3以上である事を特徴とする請求項１記載のヘテ
ロ接合型電界効果トランジスタ。3. The semiconductor device according to claim 2, wherein said second semiconductor layer has an impurity concentration of 1.times.
The heterojunction field-effect transistor according to claim 1, wherein the diameter is 10 19 cm -3 or more.
化タングステンもしくは硅化タングステンである事を特
徴とする請求項１記載のヘテロ接合型電界効果トランジ
スタ。4. The heterojunction field effect transistor according to claim 1, wherein said gate electrode is made of tungsten nitride or tungsten silicide which forms a Schottky junction.
Priority Applications (1)
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|---|---|---|---|
| JP63095421A JP2695832B2 (en) | 1988-04-20 | 1988-04-20 | Heterojunction field effect transistor |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63095421A JP2695832B2 (en) | 1988-04-20 | 1988-04-20 | Heterojunction field effect transistor |
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-
1988
- 1988-04-20 JP JP63095421A patent/JP2695832B2/en not_active Expired - Fee Related
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