JP3115010B2 - 薄膜トランジスタマトリクスの製造方法 - Google Patents
薄膜トランジスタマトリクスの製造方法Info
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- JP3115010B2 JP3115010B2 JP2256091A JP2256091A JP3115010B2 JP 3115010 B2 JP3115010 B2 JP 3115010B2 JP 2256091 A JP2256091 A JP 2256091A JP 2256091 A JP2256091 A JP 2256091A JP 3115010 B2 JP3115010 B2 JP 3115010B2
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- gate
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Description
【０００１】
【産業上の利用分野】本発明は液晶表示パネルの駆動に
用いる薄膜トランジスタ(TFT) マトリクスの製造方法に
関する。
用いる薄膜トランジスタ(TFT) マトリクスの製造方法に
関する。
【０００２】TFT マトリクス駆動の液晶表示パネルは,
すでに小型テレビ等で実用化されており，さらに大型テ
レビやラップトップ型パソコンのディスプレイに需要が
見込まれている。
すでに小型テレビ等で実用化されており，さらに大型テ
レビやラップトップ型パソコンのディスプレイに需要が
見込まれている。
【０００３】特に, 情報端末機器に用いる場合は１個の
画素欠陥があっても，誤情報として読み取られる可能性
があるため，無欠陥で作成される必要がある。本発明は
この必要性に対応したTFT マトリクスの構造と製法に利
用できる。
画素欠陥があっても，誤情報として読み取られる可能性
があるため，無欠陥で作成される必要がある。本発明は
この必要性に対応したTFT マトリクスの構造と製法に利
用できる。
【０００４】
【従来の技術】アクティブマトリクス駆動方式による液
晶表示パネルは, ドット表示を行う個々の画素に対応し
てマトリクス状にTFT を配置して, 各画素にメモリ機能
を持たせコントラストよく多ラインの表示を行ってい
る。
晶表示パネルは, ドット表示を行う個々の画素に対応し
てマトリクス状にTFT を配置して, 各画素にメモリ機能
を持たせコントラストよく多ラインの表示を行ってい
る。
【０００５】このような液晶表示パネルは, 例えば, そ
れぞれＸ，Ｙ方向に交差して配置された多数のゲートバ
スライン（スキャンバスライン）とドレインバスライン
（データバスライン）に駆動電圧を印加して，各バスラ
インの交差部に設けられたTFT を選択駆動することによ
り, 対応する所望の画素をドット表示するように構成さ
れている。
れぞれＸ，Ｙ方向に交差して配置された多数のゲートバ
スライン（スキャンバスライン）とドレインバスライン
（データバスライン）に駆動電圧を印加して，各バスラ
インの交差部に設けられたTFT を選択駆動することによ
り, 対応する所望の画素をドット表示するように構成さ
れている。
【０００６】図２ (A)〜(C) は従来例の製造方法を説明
する平面図である。図２(A) において，ガラス基板上に
ゲート電極3A，ゲートバスライン３，駆動ドライバ接続
用のゲート端子3Bを同一導電膜をパターニングして形成
する。
する平面図である。図２(A) において，ガラス基板上に
ゲート電極3A，ゲートバスライン３，駆動ドライバ接続
用のゲート端子3Bを同一導電膜をパターニングして形成
する。
【０００７】図２(B) において，プラズマ気相成長(P-C
VD) 法により，ゲート絶縁膜，動作半導体膜，チャネル
保護膜およびコンタクト膜を形成し, その上にドレイン
電極4D，ドレインバスライン４，駆動ドライバ接続用の
ドレイン端子4Bを同一導電膜をパターニングして形成す
る。
VD) 法により，ゲート絶縁膜，動作半導体膜，チャネル
保護膜およびコンタクト膜を形成し, その上にドレイン
電極4D，ドレインバスライン４，駆動ドライバ接続用の
ドレイン端子4Bを同一導電膜をパターニングして形成す
る。
【０００８】図２(C) において，透明導電膜により画素
電極２を形成する。
電極２を形成する。
【０００９】
【発明が解決しようとする課題】図２(B) において，絶
縁膜上に被着された導電膜をパターニングしてドレイン
電極4D，ドレインバスライン４，駆動ドライバ接続用の
ドレイン端子4Bを形成する工程において，パターニング
の際のエッチングは前工程の処理後の絶縁膜上に形成さ
れるため表面は清浄でないため，特に大面積の駆動ドラ
イバ接続用のドレイン端子4Bの密着性，信頼性に問題が
あった。
縁膜上に被着された導電膜をパターニングしてドレイン
電極4D，ドレインバスライン４，駆動ドライバ接続用の
ドレイン端子4Bを形成する工程において，パターニング
の際のエッチングは前工程の処理後の絶縁膜上に形成さ
れるため表面は清浄でないため，特に大面積の駆動ドラ
イバ接続用のドレイン端子4Bの密着性，信頼性に問題が
あった。
【００１０】また，大面積の駆動ドライバ接続用のドレ
イン端子4BがTFT に接続されているため, 後工程中に静
電気によりTFT が破壊されるという問題があった。本発
明は駆動ドライバ接続用のドレイン端子の信頼性を上
げ, また工程中の静電気によるTFT の破壊を防止し，TF
T マトリクスの接続の信頼性の向上と, 短絡による表示
欠陥を減少させることを目的とする。
イン端子4BがTFT に接続されているため, 後工程中に静
電気によりTFT が破壊されるという問題があった。本発
明は駆動ドライバ接続用のドレイン端子の信頼性を上
げ, また工程中の静電気によるTFT の破壊を防止し，TF
T マトリクスの接続の信頼性の向上と, 短絡による表示
欠陥を減少させることを目的とする。
【００１１】
【課題を解決するための手段】上記課題の解決は，絶縁
性基板上にゲート電極膜を被着し，該ゲート電極膜をパ
ターニングしてゲート電極，ゲートバスラインを形成す
る工程と，該基板上にドレイン電極膜を被着し，該ドレ
イン電極膜をパターニングしてドレイン電極，ドレイン
バスラインを形成する工程と，該基板上に透明導電膜を
被着し，該透明導電膜をパターニングして画素電極を形
成する工程と，上記のすべての工程終了後，該基板上に
導電膜を被着し，該導電膜をパターニングして駆動ドラ
イバ接続用のゲート端子とドレイン端子をそれぞれゲー
トバスラインとドレインバスラインに接続させて形成す
る工程とを有する薄膜トランジスタマトリクスの製造方
法により達成される。
性基板上にゲート電極膜を被着し，該ゲート電極膜をパ
ターニングしてゲート電極，ゲートバスラインを形成す
る工程と，該基板上にドレイン電極膜を被着し，該ドレ
イン電極膜をパターニングしてドレイン電極，ドレイン
バスラインを形成する工程と，該基板上に透明導電膜を
被着し，該透明導電膜をパターニングして画素電極を形
成する工程と，上記のすべての工程終了後，該基板上に
導電膜を被着し，該導電膜をパターニングして駆動ドラ
イバ接続用のゲート端子とドレイン端子をそれぞれゲー
トバスラインとドレインバスラインに接続させて形成す
る工程とを有する薄膜トランジスタマトリクスの製造方
法により達成される。
【００１２】
【作用】本発明は駆動ドライバ接続用のドレイン端子を
最終工程において独立して清浄な絶縁膜上に形成するた
め，下地との密着性と, 接続の信頼性が向上するように
したものである。
最終工程において独立して清浄な絶縁膜上に形成するた
め，下地との密着性と, 接続の信頼性が向上するように
したものである。
【００１３】また，本発明では, 工程中においてバスラ
インの端に容量の大きな電極が接続されていないため,
静電気等による影響を受け難く,素子破壊による短絡欠
陥が減少する。
インの端に容量の大きな電極が接続されていないため,
静電気等による影響を受け難く,素子破壊による短絡欠
陥が減少する。
【００１４】
【実施例】図１ (A)〜(D) は本発明の一実施例によるTF
T マトリクスの製造工程を説明する平面図である。
T マトリクスの製造工程を説明する平面図である。
【００１５】図１(A) において，透明絶縁性基板のガラ
ス基板上にゲート電極膜として厚さ80 nm のチタン(Ti)
膜を形成し，パターニングしてゲート電極3G，ゲートバ
スライン３を形成する。
ス基板上にゲート電極膜として厚さ80 nm のチタン(Ti)
膜を形成し，パターニングしてゲート電極3G，ゲートバ
スライン３を形成する。
【００１６】図１ (B)において，P-CVD 法により，ゲー
ト絶縁膜として厚さ300 nmの窒化シリコン(Si3N4) 膜，
動作半導体膜として厚さ100 nmのｎ型アモルファスシリ
コン(a-Si)膜，チャネル保護膜として厚さ100 nmの二酸
化シリコン(SiO2)膜およびコンタクト膜として厚さ 50
nmの n+ 型a-Si膜14を形成する。
ト絶縁膜として厚さ300 nmの窒化シリコン(Si3N4) 膜，
動作半導体膜として厚さ100 nmのｎ型アモルファスシリ
コン(a-Si)膜，チャネル保護膜として厚さ100 nmの二酸
化シリコン(SiO2)膜およびコンタクト膜として厚さ 50
nmの n+ 型a-Si膜14を形成する。
【００１７】その上にドレイン電極膜として厚さ100 nm
のTi膜を被着し，パターニングしてドレイン電極4D，ド
レインバスライン４を形成する。図１(C) において，ス
パッタ法を用いて，基板上に厚さ200 nmのITO(インジウ
ムと錫の酸化物からなる透明膜) 膜を被着し，パターニ
ングして画素電極２を形成する。
のTi膜を被着し，パターニングしてドレイン電極4D，ド
レインバスライン４を形成する。図１(C) において，ス
パッタ法を用いて，基板上に厚さ200 nmのITO(インジウ
ムと錫の酸化物からなる透明膜) 膜を被着し，パターニ
ングして画素電極２を形成する。
【００１８】図１(D) において，通常のリソグラフィを
用いてゲートバスライン３の端を露出させ，厚さ200 nm
のITO 膜を被着してパターニングして駆動ドライバ接続
用のゲート端子3Bとドレイン端子4Bを形成する。
用いてゲートバスライン３の端を露出させ，厚さ200 nm
のITO 膜を被着してパターニングして駆動ドライバ接続
用のゲート端子3Bとドレイン端子4Bを形成する。
【００１９】つぎに, 上記の諸パターニングに必要な成
膜およびエッチング条件の一例を示す。
膜およびエッチング条件の一例を示す。
【００２０】
【発明の効果】駆動ドライバ接続用のドレイン端子の信
頼性を上げ, また工程中の静電気によるTFT の破壊を防
止することができた。
頼性を上げ, また工程中の静電気によるTFT の破壊を防
止することができた。
【００２１】この結果，TFT マトリクスの接続の信頼性
の向上と, 短絡による表示欠陥を減少させることができ
た。
の向上と, 短絡による表示欠陥を減少させることができ
た。
【図１】 本発明の一実施例によるTFT マトリクスの製
造工程を説明する平面図
造工程を説明する平面図
【図２】 従来例の製造方法を説明する平面図
１ TFT ２ 画素電極 ３ ゲートバスライン 3B 駆動ドライバ接続用のゲート端子 3G ゲート電極 ４ ドレインバスライン 4B 駆動ドライバ接続用のドレイン端子 4D ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−244126（ＪＰ，Ａ) 特開 昭62−66665（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/136 G09G 3/36
Claims (1)
- 【請求項１】 絶縁性基板上にゲート電極膜を被着し，
該ゲート電極膜をパターニングしてゲート電極，ゲート
バスラインを形成する工程と，該基板上 にドレイン電極膜を被着し，該ドレイン電極膜
をパターニングしてドレイン電極，ドレインバスライン
を形成する工程と， 該基板上に透明導電膜を被着し，該透明導電膜をパター
ニングして画素電極を形成する工程と， 上記のすべての工程終了後，該基板上に導電膜を被着
し，該導電膜をパターニングして駆動ドライバ接続用の
ゲート端子とドレイン端子をそれぞれゲートバスライン
とドレインバスラインに接続させて形成する工程とを有
することを特徴とする薄膜トランジスタマトリクスの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2256091A JP3115010B2 (ja) | 1991-02-18 | 1991-02-18 | 薄膜トランジスタマトリクスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2256091A JP3115010B2 (ja) | 1991-02-18 | 1991-02-18 | 薄膜トランジスタマトリクスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04263222A JPH04263222A (ja) | 1992-09-18 |
| JP3115010B2 true JP3115010B2 (ja) | 2000-12-04 |
Family
ID=12086252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2256091A Expired - Lifetime JP3115010B2 (ja) | 1991-02-18 | 1991-02-18 | 薄膜トランジスタマトリクスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3115010B2 (ja) |
-
1991
- 1991-02-18 JP JP2256091A patent/JP3115010B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04263222A (ja) | 1992-09-18 |
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