JP3106445B2 - マルチペンレコーダ - Google Patents
マルチペンレコーダInfo
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- JP3106445B2 JP3106445B2 JP04318318A JP31831892A JP3106445B2 JP 3106445 B2 JP3106445 B2 JP 3106445B2 JP 04318318 A JP04318318 A JP 04318318A JP 31831892 A JP31831892 A JP 31831892A JP 3106445 B2 JP3106445 B2 JP 3106445B2
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- Japan
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P20/00—Technologies relating to chemical industry
- Y02P20/50—Improvements relating to the production of bulk chemicals
- Y02P20/52—Improvements relating to the production of bulk chemicals using catalysts, e.g. selective catalysts
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- Recording Measured Values (AREA)
Description
【０００１】
【産業上の利用分野】本発明はマルチペンレコーダに関
し、更に詳しくは、記録ペンをアナログ入力信号の大き
さに応じて移動させるサーボ系の駆動制御に基づく電源
の小型化に関する。
し、更に詳しくは、記録ペンをアナログ入力信号の大き
さに応じて移動させるサーボ系の駆動制御に基づく電源
の小型化に関する。
【０００２】
【従来の技術】マルチペンレコーダの一種に、複数系統
のアナログ入力信号を各系統毎にＡ／Ｄ変換器を介して
演算処理部に取り込み、演算処理部で処理されたデータ
を各系統毎に記録ペンをアナログ入力信号の大きさに応
じて移動させるサーボ系にＤ／Ａ変換器を介して与える
ように構成されたものがある。
のアナログ入力信号を各系統毎にＡ／Ｄ変換器を介して
演算処理部に取り込み、演算処理部で処理されたデータ
を各系統毎に記録ペンをアナログ入力信号の大きさに応
じて移動させるサーボ系にＤ／Ａ変換器を介して与える
ように構成されたものがある。
【０００３】図３は従来のこのようなマルチペンレコー
ダの４ペンの例を示している。図において、１はアナロ
グ入力信号の入力端子であり、それぞれの系統のＡ／Ｄ
変換器２の入力端子に接続されている。Ａ／Ｄ変換器２
の出力端子はマイクロプロセッサを用いた演算処理部３
に接続されている。演算処理部３で処理された各系統の
出力データは各系統毎にＤ／Ａ変換器４の入力端子に接
続され、Ｄ／Ａ変換器４の出力端子は各系統のサーボ系
５の入力端子に接続されている。
ダの４ペンの例を示している。図において、１はアナロ
グ入力信号の入力端子であり、それぞれの系統のＡ／Ｄ
変換器２の入力端子に接続されている。Ａ／Ｄ変換器２
の出力端子はマイクロプロセッサを用いた演算処理部３
に接続されている。演算処理部３で処理された各系統の
出力データは各系統毎にＤ／Ａ変換器４の入力端子に接
続され、Ｄ／Ａ変換器４の出力端子は各系統のサーボ系
５の入力端子に接続されている。
【０００４】このような構成において、Ａ／Ｄ変換器２
は、例えば１２５ｍｓの周期で各系統のアナログ入力信
号をデジタル信号に変換して演算処理部３に入力する。
演算処理部３は、Ａ／Ｄ変換器２で変換された各系統の
入力データに対してリニアライズや警報処理などを行
う。Ｄ／Ａ変換器４は、演算処理部３で処理された各系
統の出力データを例えばＡ／Ｄ変換器２と同じ周期でア
ナログ信号に変換してサーボ系５に加える。サーボ系５
は、図示しない記録ペンをアナログ入力信号の大きさに
応じて移動させる。
は、例えば１２５ｍｓの周期で各系統のアナログ入力信
号をデジタル信号に変換して演算処理部３に入力する。
演算処理部３は、Ａ／Ｄ変換器２で変換された各系統の
入力データに対してリニアライズや警報処理などを行
う。Ｄ／Ａ変換器４は、演算処理部３で処理された各系
統の出力データを例えばＡ／Ｄ変換器２と同じ周期でア
ナログ信号に変換してサーボ系５に加える。サーボ系５
は、図示しない記録ペンをアナログ入力信号の大きさに
応じて移動させる。
【０００５】これにより、４系統のアナログ入力信号の
大きさが、図示しない共通の記録紙に記録されることに
なる。
大きさが、図示しない共通の記録紙に記録されることに
なる。
【０００６】
【発明が解決しようとする課題】ところで、従来のこの
ような構成では、各Ｄ／Ａ変換器４で変換されたアナロ
グ信号をそれぞれの各サーボ系５に同一のタイミングで
与えることが行われている。このために、図４（ａ）に
示すように各系統のアナログ入力信号が同時にステップ
状に大きく変化すると各系統のサーボ系５の目標値も大
きく変化することになり、各系統のサーボ系５を構成す
るサーボモータは図４（ｂ）〜（ｅ）に示すように大き
な目標値に対して一斉に起動することになる。
ような構成では、各Ｄ／Ａ変換器４で変換されたアナロ
グ信号をそれぞれの各サーボ系５に同一のタイミングで
与えることが行われている。このために、図４（ａ）に
示すように各系統のアナログ入力信号が同時にステップ
状に大きく変化すると各系統のサーボ系５の目標値も大
きく変化することになり、各系統のサーボ系５を構成す
るサーボモータは図４（ｂ）〜（ｅ）に示すように大き
な目標値に対して一斉に起動することになる。
【０００７】この結果、レコーダ全体としては図４
（ｆ）に示すように瞬間にかなり大きな電流が流れるこ
とになり、大容量の電源が必要になる。本発明は、この
ような問題点に鑑みてなされたものであり、その目的
は、複数系統のアナログ入力信号が同時変化した場合に
各サーボ系における負荷電流の増大を緩和でき、電源容
量を小さくできるので電源回路部の小型化が図れるマル
チペンレコーダを提供することにある。
（ｆ）に示すように瞬間にかなり大きな電流が流れるこ
とになり、大容量の電源が必要になる。本発明は、この
ような問題点に鑑みてなされたものであり、その目的
は、複数系統のアナログ入力信号が同時変化した場合に
各サーボ系における負荷電流の増大を緩和でき、電源容
量を小さくできるので電源回路部の小型化が図れるマル
チペンレコーダを提供することにある。
【０００８】
【課題を解決するための手段】本発明に係るマルチペン
レコーダは、複数系統のアナログ入力信号を各系統毎に
Ａ／Ｄ変換器を介して演算処理部に取り込み、演算処理
部で処理されたデータを各系統毎に記録ペンをアナログ
入力信号の大きさに応じて移動させるサーボ系にＤ／Ａ
変換器を介して与えるように構成されたマルチペンレコ
ーダにおいて、各系統のＤ／Ａ変換器にデータを入力す
るタイミングをＡ／Ｄ変換器の変換周期内で互いに異な
らせるための遅延手段を設けたことを特徴とする。
レコーダは、複数系統のアナログ入力信号を各系統毎に
Ａ／Ｄ変換器を介して演算処理部に取り込み、演算処理
部で処理されたデータを各系統毎に記録ペンをアナログ
入力信号の大きさに応じて移動させるサーボ系にＤ／Ａ
変換器を介して与えるように構成されたマルチペンレコ
ーダにおいて、各系統のＤ／Ａ変換器にデータを入力す
るタイミングをＡ／Ｄ変換器の変換周期内で互いに異な
らせるための遅延手段を設けたことを特徴とする。
【０００９】
【作用】各系統のＤ／Ａ変換器には、Ａ／Ｄ変換器の変
換周期内での互いに異なるタイミングでサーボ系に与え
るべきデータが入力される。これにより、複数系統のア
ナログ入力信号が同時変化した場合であっても各サーボ
系が同時に動き始めることはなく、瞬間的な負荷電流の
増大を緩和でき、電源容量を小さくできることから電源
回路部の小型化が図れる。
換周期内での互いに異なるタイミングでサーボ系に与え
るべきデータが入力される。これにより、複数系統のア
ナログ入力信号が同時変化した場合であっても各サーボ
系が同時に動き始めることはなく、瞬間的な負荷電流の
増大を緩和でき、電源容量を小さくできることから電源
回路部の小型化が図れる。
【００１０】なお、Ｄ／Ａ変換器にはＡ／Ｄ変換器の変
換周期内での互いに異なるタイミングでデータが入力さ
れるので、各系統のＡ／Ｄ変換器に入力されるアナログ
入力信号の変化時間がどのような状況でも複数の系統の
Ｄ／Ａ変換器に同時に入力されることはない。
換周期内での互いに異なるタイミングでデータが入力さ
れるので、各系統のＡ／Ｄ変換器に入力されるアナログ
入力信号の変化時間がどのような状況でも複数の系統の
Ｄ／Ａ変換器に同時に入力されることはない。
【００１１】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。図１は本発明の一実施例のブロック図で
あり、図３と共通する部分には同じ符号を付けている。
図において、６は遅延要素であり、Ａ系統以外の各系統
Ｂ，Ｃ，ＤのＣＰＵ３の出力端子とＤ／Ａ変換器４の入
力端子との間に接続されている。これら遅延要素６の遅
延時間は、各系統Ａ〜ＤのＤ／Ａ変換器４にデータを入
力するタイミングをＡ／Ｄ変換器２の変換周期内で互い
に異ならせるように設定されている。前述のように例え
ばＡ／Ｄ変換器２の変換周期を１２５ｍｓとすると、Ｂ
系統の遅延要素６の遅延時間は３０ｍｓとし、Ｃ系統の
遅延要素６の遅延時間は６０ｍｓとし、Ｄ系統の遅延要
素６の遅延時間は９０ｍｓとする。
細に説明する。図１は本発明の一実施例のブロック図で
あり、図３と共通する部分には同じ符号を付けている。
図において、６は遅延要素であり、Ａ系統以外の各系統
Ｂ，Ｃ，ＤのＣＰＵ３の出力端子とＤ／Ａ変換器４の入
力端子との間に接続されている。これら遅延要素６の遅
延時間は、各系統Ａ〜ＤのＤ／Ａ変換器４にデータを入
力するタイミングをＡ／Ｄ変換器２の変換周期内で互い
に異ならせるように設定されている。前述のように例え
ばＡ／Ｄ変換器２の変換周期を１２５ｍｓとすると、Ｂ
系統の遅延要素６の遅延時間は３０ｍｓとし、Ｃ系統の
遅延要素６の遅延時間は６０ｍｓとし、Ｄ系統の遅延要
素６の遅延時間は９０ｍｓとする。
【００１２】なお、これら遅延要素６としては、遅延
線、レジスタ、シフトレジスタ、ＲＣ遅延回路などを用
いることができる。また、演算処理部３として用いるマ
イクロプロセッサのソフトウェア処理により各系統のＤ
／Ａ変換器４にデータを入力する時間を実質的に異なら
せるようにしてもよい。例えばレジスタを用いる場合に
は、各系統の書込みタイミングは同時にして読みだしタ
イミングを系統毎に異ならせてもよいし、各系統の読み
だしタイミングは同時にして書込みタイミングを系統毎
に異ならせるようにしてもよい。
線、レジスタ、シフトレジスタ、ＲＣ遅延回路などを用
いることができる。また、演算処理部３として用いるマ
イクロプロセッサのソフトウェア処理により各系統のＤ
／Ａ変換器４にデータを入力する時間を実質的に異なら
せるようにしてもよい。例えばレジスタを用いる場合に
は、各系統の書込みタイミングは同時にして読みだしタ
イミングを系統毎に異ならせてもよいし、各系統の読み
だしタイミングは同時にして書込みタイミングを系統毎
に異ならせるようにしてもよい。
【００１３】図２は図１の動作を説明するタイミングチ
ャートである。各系統のＡ／Ｄ変換器２に加えられるア
ナログ入力信号が（ａ）に示すように同時にステップ状
に大きく変化した場合を考える。演算処理部３には
（ｆ）に示すＡ／Ｄ変換器２の変換タイミングで同時に
各系統毎に変換データが取り込まれる。そして、Ａ系統
のサーボ系５には（ｂ）に示すように内部での所定の処
理時間経過後にＤ／Ａ変換器４を介して演算処理部３か
らデータが入力され、Ｂ系統のサーボ系５には（ｃ）に
示すようにＡ系統のサーボ系の入力に対してＢ系統の遅
延要素６で設定される遅延時間ＴB（例えば３０ｍｓ）
経過後にＤ／Ａ変換器４を介して演算処理部３からデー
タが入力され、Ｃ系統のサーボ系５には（ｄ）に示すよ
うにＡ系統のサーボ系の入力に対してＢ系統の遅延要素
６で設定される遅延時間ＴC（例えば６０ｍｓ）経過後
にＤ／Ａ変換器４を介して演算処理部３からデータが入
力され、Ｄ系統のサーボ系５には（ｅ）に示すようにＡ
系統のサーボ系の入力に対してＤ系統の遅延要素６で設
定される遅延時間ＴD（例えば９０ｍｓ）経過後にＤ／
Ａ変換器４を介して演算処理部３からデータが入力され
る。
ャートである。各系統のＡ／Ｄ変換器２に加えられるア
ナログ入力信号が（ａ）に示すように同時にステップ状
に大きく変化した場合を考える。演算処理部３には
（ｆ）に示すＡ／Ｄ変換器２の変換タイミングで同時に
各系統毎に変換データが取り込まれる。そして、Ａ系統
のサーボ系５には（ｂ）に示すように内部での所定の処
理時間経過後にＤ／Ａ変換器４を介して演算処理部３か
らデータが入力され、Ｂ系統のサーボ系５には（ｃ）に
示すようにＡ系統のサーボ系の入力に対してＢ系統の遅
延要素６で設定される遅延時間ＴB（例えば３０ｍｓ）
経過後にＤ／Ａ変換器４を介して演算処理部３からデー
タが入力され、Ｃ系統のサーボ系５には（ｄ）に示すよ
うにＡ系統のサーボ系の入力に対してＢ系統の遅延要素
６で設定される遅延時間ＴC（例えば６０ｍｓ）経過後
にＤ／Ａ変換器４を介して演算処理部３からデータが入
力され、Ｄ系統のサーボ系５には（ｅ）に示すようにＡ
系統のサーボ系の入力に対してＤ系統の遅延要素６で設
定される遅延時間ＴD（例えば９０ｍｓ）経過後にＤ／
Ａ変換器４を介して演算処理部３からデータが入力され
る。
【００１４】この結果、各系統Ｂ〜Ｄのサーボ系５の目
標値は各系統Ｂ〜Ｄの遅延要素６で設定される遅延時間
の経過後に大きく変化することになり、各系統Ａ〜Ｄの
サーボ系５を構成するサーボモータは図２（ｂ）〜
（ｅ）に示すようにＡ／Ｄ変換器２の変換周期内での互
いに異なるタイミングで大きな目標値に対して起動され
ることになる。
標値は各系統Ｂ〜Ｄの遅延要素６で設定される遅延時間
の経過後に大きく変化することになり、各系統Ａ〜Ｄの
サーボ系５を構成するサーボモータは図２（ｂ）〜
（ｅ）に示すようにＡ／Ｄ変換器２の変換周期内での互
いに異なるタイミングで大きな目標値に対して起動され
ることになる。
【００１５】これにより、レコーダ全体としての負荷電
流は図２（ｇ）に示すように時間の経過に従ってだんだ
ん増加することになり、電源の最大容量を従来よりも小
さくでき、電源回路部の小型化が図れる。そして、各系
統Ａ〜ＤのＤ／Ａ変換器４にはＡ／Ｄ変換器２の変換周
期内での互いに異なるタイミングでデータが入力される
ので、各系統Ａ〜ＤのＡ／Ｄ変換器２に入力されるアナ
ログ入力信号の変化時間がどのような状況でも複数の系
統のＤ／Ａ変換器４に演算処理部３からデータが同時に
入力されることはない。
流は図２（ｇ）に示すように時間の経過に従ってだんだ
ん増加することになり、電源の最大容量を従来よりも小
さくでき、電源回路部の小型化が図れる。そして、各系
統Ａ〜ＤのＤ／Ａ変換器４にはＡ／Ｄ変換器２の変換周
期内での互いに異なるタイミングでデータが入力される
ので、各系統Ａ〜ＤのＡ／Ｄ変換器２に入力されるアナ
ログ入力信号の変化時間がどのような状況でも複数の系
統のＤ／Ａ変換器４に演算処理部３からデータが同時に
入力されることはない。
【００１６】すなわち、各系統Ａ〜ＤのＡ／Ｄ変換器２
が同じタイミングでアナログ入力信号をデジタル信号に
変換するものとすると、各系統Ａ〜Ｄのアナログ入力信
号の入力タイミングはＡ／Ｄ変換器２の変換タイミング
に対して時系列的にずれることになり、同一変換周期内
では複数のデータが演算処理部３に取り込まれることは
なく、電源部の瞬間負荷の増大を防止できる。これに対
し、遅延手段６の遅延時間がＡ／Ｄ変換器２の変換周期
よりも長く設定されていると、異なる変換周期に基づく
データが複数系統のＤ／Ａ変換器４に同時に加えられる
場合もあり、本発明の効果が得られなくなる。
が同じタイミングでアナログ入力信号をデジタル信号に
変換するものとすると、各系統Ａ〜Ｄのアナログ入力信
号の入力タイミングはＡ／Ｄ変換器２の変換タイミング
に対して時系列的にずれることになり、同一変換周期内
では複数のデータが演算処理部３に取り込まれることは
なく、電源部の瞬間負荷の増大を防止できる。これに対
し、遅延手段６の遅延時間がＡ／Ｄ変換器２の変換周期
よりも長く設定されていると、異なる変換周期に基づく
データが複数系統のＤ／Ａ変換器４に同時に加えられる
場合もあり、本発明の効果が得られなくなる。
【００１７】なお、本発明は、記録紙の送り方向に沿っ
て配列されている記録ペン相互の機械的なずれを記録紙
の送り速度に関連させて記録信号を遅延させて記録させ
ることにより補正する位相同期記録方式と併用可能であ
る。
て配列されている記録ペン相互の機械的なずれを記録紙
の送り速度に関連させて記録信号を遅延させて記録させ
ることにより補正する位相同期記録方式と併用可能であ
る。
【００１８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、複数系統のアナログ入力信号が同時変化した場合
に各サーボ系における負荷電流の増大を緩和でき、電源
容量を小さくできるので電源回路部の小型化が図れる。
れば、複数系統のアナログ入力信号が同時変化した場合
に各サーボ系における負荷電流の増大を緩和でき、電源
容量を小さくできるので電源回路部の小型化が図れる。
【図１】本発明の一実施例のブロック図である。
【図２】図１の動作を説明するタイミングチャートであ
る。
る。
【図３】従来のマルチペンレコーダの一例を示す構成説
明図である。
明図である。
【図４】図３の動作を説明するタイミングチャートであ
る。
る。
１ 入力端子 ２ Ａ／Ｄ変換器 ３ 演算処理部 ４ Ｄ／Ａ変換器 ５ サーボ系 ６ 遅延要素
Claims (1)
- 【請求項１】複数系統のアナログ入力信号を各系統毎に
Ａ／Ｄ変換器を介して演算処理部に取り込み、演算処理
部で処理されたデータを各系統毎に記録ペンをアナログ
入力信号の大きさに応じて移動させるサーボ系にＤ／Ａ
変換器を介して与えるように構成されたマルチペンレコ
ーダにおいて、 各系統のＤ／Ａ変換器にデータを入力するタイミングを
Ａ／Ｄ変換器の変換周期内で互いに異ならせるための遅
延手段を設けたことを特徴とするマルチペンレコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04318318A JP3106445B2 (ja) | 1992-11-27 | 1992-11-27 | マルチペンレコーダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04318318A JP3106445B2 (ja) | 1992-11-27 | 1992-11-27 | マルチペンレコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06167357A JPH06167357A (ja) | 1994-06-14 |
| JP3106445B2 true JP3106445B2 (ja) | 2000-11-06 |
Family
ID=18097860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04318318A Expired - Fee Related JP3106445B2 (ja) | 1992-11-27 | 1992-11-27 | マルチペンレコーダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106445B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2809651B2 (ja) * | 1988-11-02 | 1998-10-15 | 株式会社リコー | 通信装置 |
-
1992
- 1992-11-27 JP JP04318318A patent/JP3106445B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06167357A (ja) | 1994-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |