JP3100304B2 - ドットパターン発生装置およびドットパターン発生方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、エッジアドレスを入力
し、ワード単位でドットパターンを処理するドットパタ
ーン発生装置およびドットパターン発生方法に関するも
のである。

【０００２】

【従来の技術】従来より、２値の画像データを伝送する
場合、データの１ビットを１画素（ドット）に対応づけ
たいわゆるドットパターン（ビットマップ）を用いた
り、白あるいは黒の連続するランレングスを用いるほ
か、白から黒、あるいは黒から白への変化点を示すエッ
ジアドレスの形式でデータを伝送する方式が知られてい
る。

【０００３】このうち、エッジアドレスは、１ラスタ
（１ドットから成る走査線）を構成するドットのアドレ
スであり、最も単純な形式はラスタ先頭からのドット数
（何ドット目か）により表現される。

【０００４】エッジアドレスが入力される場合、プリン
タなどにおける出力処理では、記録ヘッドに入力するた
めのドットパターンへの変換処理が必要になるが、従
来、エッジアドレスからドットパターンを得る場合に
は、開始エッジと終了エッジで構成される部分画像に対
して、２点のエッジをドット情報として置き、その間を
塗ることによって実現していた。

【０００５】すなわち、イメージメモリ上の開始エッジ
と終了エッジのドットを求め、その間を白あるいは黒を
示すデータで埋める処理を行なう。

【０００６】あるいは構成されるエッジを全てドット位
置に変換し、２次元のイメージメモリ上にパターンの輪
郭として構成し、輪郭内を塗ることによってドットパタ
ーンを発生した。

【０００７】

【発明が解決しようとする課題】しかしながら、前記従
来例においては、開始エッジと終了エッジのドット、あ
るいは輪郭点を求めるプロセスと、輪郭間を塗るプロセ
スの２つの処理プロセスが存在し、アドレス計算や、同
一ワード内の複数輪郭時の処理等、複雑な処理が必要で
あり、計算コストが大きくなる問題があった。

【０００８】本発明の課題は、以上の問題を解決し、エ
ッジアドレスからドットパターンへの変換に要する処理
を簡略化し、エッジアドレスからドットパターンへの変
換を高速かつ低コストで実行できる画像発生方法および
画像発生装置を提供することにある。

【０００９】

【課題を解決するための手段】以上の課題を解決するた
め、本発明においては、入力されたエッジアドレスに対
応するエッジ位置が処理中のワード内に存在するか否か
を判別し、この判別により存在すると判別された場合、
処理中のワードのドットパターンの入力されたエッジア
ドレスに対応するエッジ位置以降のドット論理を反転
し、前記判別により存在しないと判別された場合、処理
中のワードのドットパターンを出力し、次に処理するワ
ードのドットパターンの全てのドット論理を出力された
ドットパターンの終端位置のドット論理とする構成を採
用した。

【００１０】

【００１１】

【００１２】

【００１３】

【実施例】以下、図面に示す実施例に基づき、本発明を
詳細に説明する。

【００１４】＜第１実施例＞図１〜図４は本発明の第１
の実施例を示し、図１は本発明を実施した画像発生装置
の構造を示している。

【００１５】図１において、符号１０１は本発明を実施
した画像発生装置で、エッジアドレスにより表現された
画像データを入力し、ドットパターンを出力する。

【００１６】画像発生装置１０１が入力するエッジアド
レスの形式は図２に示すようなものである。図２の上部
は、画像発生装置１０１が発生する１ラスタに相当する
もので、このラスタを構成するドットパターンは３２ビ
ット（ドット）ごとに区切られ、先頭（左）からワード
０、ワード１、ワード２…となっている。

【００１７】ラスタ下部のカッコ書きの数字（０、２
０、４０…）は１６進数表記によるラスタ先頭からのド
ットアドレスを示す。また、ラスタの斜線部は、論理１
により表現された黒（白としても構わない）の部分を示
す。

【００１８】装置に入力されるエッジアドレスは、白／
黒の変化点のアドレスであり、この例では白／黒の変化
点ごとに１０、２０、２Ａ、２Ｆ、３２、３Ｂ、３Ｄ、
６５…（全て１６進数）のエッジアドレスが入力されて
いる。

【００１９】このエッジアドレスは、上記のように３２
ドットを１ワードとして扱う場合、下位の５ビットが３
２ドットのワード中のどの位置にエッジがあるかを示
し、６ビットより上位のビット（３２ビットエッジアド
レスの場合上位２７ビット）がラスタ上のワード位置
（ワードアドレス：上記のワード０、ワード１…）を示
すものと考えることができる。

【００２０】たとえば、上記のうち、２Ｆというエッジ
アドレスを２進表記すると００１０１１１１となり、下
位５ビット（０１１１１）がエッジの位置としてドット
１５（ドット０から始まる１６番目のドット）を示し、
またそれより上位の００１がワード１を示すことにな
る。同様に、６５というエッジアドレスは２進表記する
と０１１００１０１であり、ワード３（０１１）のドッ
ト５を示すことになる。

【００２１】図１の装置は、上記のようなエッジアドレ
スにおいて、白から黒、あるいは黒から白への変化を生
じさせることによりドットパターンを出力する。なお、
エッジアドレスは白から黒、あるいは黒から白への色の
変化のみ示すものでラスタの先頭は、常に所定の色で始
まるか、あるいは前のラスタの最後の色を引きつぐ、な
どの方法により決定されるものとする。

【００２２】再び図１に戻り上記のようなエッジアドレ
スを処理する画像発生装置１０１の構成を説明する。

【００２３】図１において、符号１０２はワードカウン
ト値とエッジアドレスを比較して一致したら一致信号を
出力する比較器、１０３は現在処理中のワードの位置を
示す数値（図２のワード０、１…）をカウントするワー
ドカウンタ、１０４はエッジアドレスがワードカウント
値に一致したときにエッジの位置を信号として出力する
エッジ位置検出手段としてのデコーダである。

【００２４】符号１０５は１０４のデコーダから出力さ
れたエッジ位置信号を保持する保持手段としてのフリッ
プフロップ、１０６はワード単位でエッジ位置信号から
ドットパターンを発生するドットパターン発生器（図４
参照）、１０７は発生されるパターンの前ワード、次ワ
ードとの連続性を保証するためのフリップフロップであ
る。１０８はデータイネーブル信号を発生する論理ゲー
トである。１０９はエッジアドレスＡＣＫ信号を発生す
る論理ゲートである。

【００２５】次に、上記構成における動作を説明する。
本実施例においては、図示しないエッジアドレス発生部
から、エッジアドレス（１０、２０、２Ａ、２Ｆ、３
２、３Ｂ、３Ｄ、６５…）がエッジアドレスＥＮ信号と
ともに出力される。

【００２６】本ドットパターン発生装置は、エッジアド
レスＡＣＫ信号をエッジアドレス発生部に返すことによ
って、エッジアドレス発生部は、出力したエッジアドレ
スが受け取られたことを認識し、次にエッジアドレスが
あればエッジアドレスＥＮ信号とともに出力する。

【００２７】また本ドットパターン発生装置は、エッジ
アドレスから発生したドットパターンを図示しないドッ
トパターン処理部に対して、ＤＡＴＡＥＮ信号とともに
出力し、ドットパターン処理部からのＤＡＴＡＡＣＫ信
号により、ドットパターンが受け取られたことを認識
し、次のドットパターンを発生する処理に移る。

【００２８】ここで前記ドットパターン処理部とは、本
ドットパターン発生装置から受け取ったワード毎のドッ
トパターンをラスターメモリやビットマップメモリ等に
描画したり、ビデオ信号等に変換して、プリンタや表示
装置等に所定のタイミング等に従って、出力する処理部
である。

【００２９】ワードカウンタ１０３は、ラスタの先頭で
最初０にリセットされている。以後１ワードのドットパ
ターンをドットパターン処理部へ送るたびに１つずつカ
ウントされるものとする。

【００３０】従ってワードカウンタ１０３は、現在処理
中のワードアドレスを示している。ワードカウンタの出
力すなわち処理中のワードアドレスは、比較器１０２に
入力され、比較器１０２のもう一方の入力であるエッジ
アドレスと比較される。エッジアドレスは、上述のよう
に上位部分はエッジの存在するワードアドレスを示し、
下位部分は前記ワード中のビットアドレスを示す。

【００３１】例えば、１ワードが３２ビットで構成され
る場合は、下位５ビットがビットアドレスを示し、その
他の上位ビットはワードアドレスを示すものとして扱う
ことができる。

【００３２】比較器１０２にはワードアドレスを示す上
位ビットが入力される。比較器は、前記入力される２つ
の値が一致すれば一致信号を出力する。一致信号が出力
されかつエッジアドレスＥＮが出力されている時、すな
わち、入力された有効なエッジが、現在処理中のワード
アドレス内に存在するときは、ゲート１０９がＯＮにな
り、デコーダ１０４をイネーブルにする。

【００３３】デコーダ１０４は、エッジアドレスの下位
ビット、即ち、エッジのビット位置を表す数値をデコー
ドし、エッジのある位置に信号を出力する。出力された
エッジ位置はフリップフロップ１０５にセットされる。

【００３４】ゲート１０９の出力は、エッジアドレスＡ
ＣＫ信号として、エッジアドレス発生部へ送られ、エッ
ジアドレス発生部はエッジアドレスが、パターン発生装
置に受け取られたことを認識し、次のエッジアドレスの
出力が準備でき次第、エッジアドレスＥＮ信号とともに
それを出力する。

【００３５】次のエッジアドレスが比較器に入力され、
それも処理中のエッジアドレスと一致したならば同様に
デコーダ１０４からエッジ位置が出力され、フリップフ
ロップ１０５にセットされる。この様にフリップフロッ
プ１０５は同一ワード内のエッジを次々に蓄積してい
く。

【００３６】フリップフロップ１０５の出力はパターン
発生器１０６に入力される。パターン発生器は、ワード
内のエッジがある位置によって論理を反転させる。最初
のビットの論理は前のワードの論理を基準とし、これは
フリップフロップ１０７に保持されている。フリップフ
ロップ１０５にセットされるエッジ位置が加わる毎にそ
の位置以降のビットが論理反転し、ドットパターンとし
てドットパターン処理部へ出力される。

【００３７】エッジアドレスが次々に処理され、ワード
カウンタの値と一致しなくなった場合、すなわち、入力
されたエッジアドレスが処理中のワード内に無くなった
場合、または、もともと処理ワード内にエッジが存在し
ない場合、一致信号は出力されず、入力されているエッ
ジアドレスが有効ならばゲート１０８からＤＡＴＡＥＮ
信号がドットパターン処理部へ出力され、この時のドッ
トパターンが当該ワードの有効ドットデータとなる。Ｄ
ＡＴＡＥＮ信号が出力されると、ドットパターン処理部
から、データを受け取ったことを示す信号ＤＡＴＡＡＣ
Ｋが出力される。

【００３８】このＤＡＴＡＡＣＫ信号により、ワードカ
ウンタ１０３がカウントアップし、処理ワードを一個進
める。またフリップフロップ１０５をクリアし、蓄積さ
れたエッジをリセットする。またドットパターンの最後
のビットをフリップフロップ１０７に保持し、次ワード
との論理の連続性を維持する。

【００３９】ここで、図２〜図４を用いてより具体的に
説明する。

【００４０】上述のように、図２上部は、発生されるラ
スタの例で左からワード０、ワード１、ワード２…のよ
うに入力データとしてデータが白から黒、黒から白に変
化する点、すなわち、画像のエッジが数値、１０、２
０、２４、２Ｆ…の様に与えられている。

【００４１】本実施例のドットパターン発生装置は、上
記エッジアドレスから図２下部のようなデータを発生す
る。すなわち、図２中Ｓ１〜Ｓ１３は、本装置のデータ
発生のプロセスの各ステップを表し（図３のタイミング
Ｓ１〜Ｓ１３に相当）、その段階におけるデータ画像と
データの１６進表示が示してある（たとえば２ワード目
のドットパターンはＳ３〜Ｓ９のステップで生成される
ことを示している）。

【００４２】このように、各エッジアドレスを入力し、
それぞれに対してデータの論理を反転させ、各ワード
０、１…について各列の最下段のように完成した最終デ
ータが得られる。

【００４３】図３は、図２のデータを発生する際の各部
の状態と、タイミングを表しており、それぞれの信号は
図１中の信号の値で、対応する番号が付してある。図３
の様に、エッジＥＮ信号とともに入力されるエッジアド
レス情報とエッジカウンタの値を比較し、一致信号がで
たときのみ、デコーダがエッジ位置に信号を出力し、ク
ロックに同期して、フリップフロップ１０５にそのワー
ド内のエッジを蓄積してゆく。

【００４４】蓄積されたエッジ位置はリアルタイムにド
ットパターン１０６に変換される。一致信号が消えたと
きにエッジイネーブル信号が出ていれば、すなわち、出
力されたエッジアドレスが処理ワードより先のワードに
進んだとき、処理中のワード処理が全て終ったことを知
り、ＤＡＴＡＥＮ信号が出力されて、次段にデータを渡
す。またデータが受け取られたＤＡＴＡＡＣＫ信号によ
ってエッジカウンタをカウントし、次ワードの処理に進
む。

【００４５】本例によれば、１ワードは３２ビットで構
成される場合であるのでエッジアドレスの下位５ビット
がドットアドレスとして処理される。従って、デコーダ
は５ビットから３２本の位置信号へデコードされ、フリ
ップフロップ１０５、ドットパターン発生器１０６も３
２ビット構成である。

【００４６】図３中Ｓ１〜Ｓ１３は図２のデータの各ス
テップを表すタイミングである。また、図４はエッジ位
置データからドットパターンを発生するドットパターン
発生器１０６の１例でＣＩから前のドットの最上位ビッ
トが入力されそれぞれのエッジ位置に信号”１”が入力
されているとそれ以降論理を反転するようになってい
る。

【００４７】そして、最上位ビットの値をＣＹとして出
力し、ワードカウンタがカウントアップすると同時にフ
リップフロップ１０７に保持され、次のワードのＣＩと
して使用される。

【００４８】本実施例のドットパターン発生装置は、動
作原理を最も明解に説明するロジックで実際には、処理
速度や、回路規模により、他の回路構成で実現する場合
が多いが、動作が同じであれば本発明の主旨ではなんら
問題ない。

【００４９】以上説明したように本発明は、エッジアド
レスによって与えられた画像データを、ワードカウンタ
によって、処理ワードを１つずつずらしながら、該ワー
ド内のエッジ位置を検出かつ、蓄積し、ワード毎にパタ
ーン発生を行うことにより、効率的、かつ、高速にドッ
トパターンを発生することができる。

【００５０】＜第２実施例＞図５は、本発明の第２の実
施例を表す構成図で、５０１は、処理ドットをカウント
するドットカウンタ、５０２はエッジ位置パルスからド
ットデータを発生するドットパターン発生器であるとこ
ろのシフトレジスタ、５０３は所定のタイミングでＤＡ
ＴＡＥＮ信号をセットするセット、リセットフリップフ
ロップ、５０４〜５０６は論理ゲートである。

【００５１】本実施例は、ビット単位でドットデータを
発生する方法で、タイミングに余裕のある場合に回路を
簡略化できる利点がある。

【００５２】本実施例においては、ワードカウンタの他
にドットカウンタ５０１を設け、エッジアドレスの全ビ
ットに対して比較器１０２で一致を検出し、同時にドッ
トパターン発生器としてのシフトレジスタ５０２は、ド
ットカウンタと同期して１ドットずつシフトしながらデ
ータを発生する。

【００５３】比較器１０２で一致信号が出なければ該ド
ットにエッジは存在せず前のドットがそのままシフトレ
ジスタに入力され、一致信号が出れば該ドットにエッジ
があるのでＸＯＲ（排他的論理和）ゲート５０６で前の
データを反転させ新たなデータとする。シーケンスはエ
ッジアドレスが有効でかつＤＡＴＡＥＮ信号が出ていな
いときだけ更新する。この更新制御はゲート５０４、５
０５により行なわれる。

【００５４】ドットカウンタが０から３１までカウント
するとシフトレジスタに１ワードすなわち３２ビットの
データが準備できたことになり、フリップフロップ５０
３にセットされＤＡＴＡＥＮ信号が出力される。本信号
が出力されている間はシーケンスを止め、データが受け
取られたことを示すＤＡＴＡＡＣＫ信号でワードカウン
タ１０３がインクリメントされ、シーケンスが再起動
し、次のワードのドットデータを生成する。

【００５５】本実施例においては、エッジ位置をドット
データに変換した形でシフトレジスタ５０２に保持し、
ＤＡＴＡＥＮ信号とともにワード内の全エッジを含んだ
ドットデータを出力するので、シフトレジスタ５０２は
ワード内のエッジ位置を保持する手段として機能する。
また、シフトレジスタ５０２は、エッジ位置からドット
パターンを発生することから、ドットパターン発生手段
として機能し、さらに、シフトレジスタ５０２の最下位
ビットＤ０は次ワードのデータとの連続性を保持する手
段として機能する。

【００５６】以上のようにして、ビット単位でドットデ
ータを発生する場合にも、効率的、かつ、高速にワード
毎のドットパターン発生が可能となる。

【００５７】

【発明の効果】以上説明したように、本発明によれば、
入力されたエッジアドレスに対応するエッジ位置が処理
中のワード内に存在するか否かを判別し、この判別によ
り存在すると判別された場合、処理中のワードのドット
パターンの入力されたエッジアドレスに対応するエッジ
位置以降のドット論理を反転し、前記判別により存在し
ないと判別された場合、処理中のワードのドットパター
ンを出力し、次に処理するワードのドットパターンの全
てのドット論理を出力されたドットパターンの終端位置
のドット論理とする構成を採用しているので、処理中の
ワード内のエッジの有無にかかわらず、ドットパターン
を順次、連続的に発生する、すなわち、ドットパターン
をワード単位でリアルタイムに発生することができ、従
来の複雑な変換処理を簡略化し、エッジアドレスからド
ットパターンへの変換を高速かつ低コストで実行でき
る、という優れた効果がある。

【図面の簡単な説明】

【図１】本発明を実施した画像発生装置の第１実施例を
示したブロック図である。

【図２】第１実施例で処理されるデータを示した説明図
である。

【図３】図１の構成における動作を示したタイミング図
である。

【図４】図１のドットパターン発生器の構成を示した回
路図である。

【図５】本発明を実施した画像発生装置の第２実施例を
示したブロック図である。

【符号の説明】

１０１ 画像発生装置 １０２ 比較器 １０３ ワードカウンタ １０４ デコーダ １０５ フリップフロップ １０６ パターン発生器 １０７ フリップフロップ １０８〜１０９ 論理ゲート

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 11/40

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 ワード単位でドットパターンを処理する
   ドットパターン発生装置であって、 エッジアドレスを入力する入力手段と、 前記入力手段より入力されたエッジアドレスに対応する
   エッジ位置が処理中のワード内に存在するか否かを判別
   する判別手段と、 前記判別手段により存在すると判別された場合、処理中
   のワードのドットパターンの前記入力手段より入力され
   たエッジアドレスに対応するエッジ位置以降のドット論
   理を反転し、前記判別手段により存在しないと判別され
   た場合、処理中のワードのドットパターンを出力し、次
   に処理するワードのドットパターンの全てのドット論理
   を出力されたドットパターンの終端位置のドット論理と
   するドットパターン発生手段とを有することを特徴とす
   るドットパターン発生装置。
2. 【請求項２】 前記１ワードは３２ビットであることを
   特徴とする請求項１記載のドットパターン発生装置。
3. 【請求項３】 前記ドットパターン発生手段より出力さ
   れたドットパターンに基づき画像を出力する画像出力手
   段を有することを特徴とする請求項１記載のドットパタ
   ーン発生装置。
4. 【請求項４】 前記画像出力手段は、プリンタであるこ
   とを特徴とする請求項３記載のドットパターン発生装
   置。
5. 【請求項５】 前記画像出力手段は、ディスプレイであ
   ることを特徴とする請求項３記載のドットパターン発生
   装置。
6. 【請求項６】 前記ドットパターン発生手段より出力さ
   れるドットパターンの最終位置のドット論理を保持する
   保持手段を有し、 前記ドットパターン発生手段は、前記判別手段により存
   在しないと判別された場合、入力したワード単位のドッ
   トパターンをビットマップメモリに描画するドットパタ
   ーン処理部に第１信号を出力し、前記ドットパターン処
   理部に処理中のワードのドットパターンを出力し、前記
   ドットパターン処理部より第２信号が返された場合、次
   に処理するワードのドットパターンの全てのドット論理
   を前記保持手段に保持されたドット論理にすることを特
   徴とする請求項１記載のドットパターン発生装置。
7. 【請求項７】 前記エッジアドレスは、ビットアドレス
   とワードアドレスを含むことを特徴とする請求項１記載
   のドットパターン発生装置。
8. 【請求項８】 ワード単位でドットパターンを処理する
   ドットパターン発生方法であって、 エッジアドレスを入力する入力ステップと、 前記入力ステップより入力されたエッジアドレスに対応
   するエッジ位置が処理中のワード内に存在するか否かを
   判別する判別ステップと、 前記判別ステップにより存在すると判別された場合、処
   理中のワードのドットパターンの前記入力ステップより
   入力されたエッジアドレスに対応するエッジ位置以降の
   ドット論理を反転し、前記判別ステップにより存在しな
   いと判別された場合、 処理中のワードのドットパターンを出力し、次に処理す
   るワードのドットパターンの全てのドット論理を出力さ
   れたドットパターンの終端位置のドット論理とするドッ
   トパターン発生ステップとを有することを特徴とするド
   ットパターン発生方法。
9. 【請求項９】 前記１ワードは３２ビットであることを
   特徴とする請求項８記載のドットパターン発生方法。
10. 【請求項１０】 前記ドットパターン発生ステップより
    出力されたドットパターンに基づき画像を出力する画像
    出力ステップを有することを特徴とする請求項８記載の
    ドットパターン発生方法。
11. 【請求項１１】 前記ドットパターン発生ステップより
    出力されるドットパターンの最終位置のドット論理を保
    持する保持ステップを有し、 前記ドットパターン発生ステップは、前記判別ステップ
    により存在しないと判別された場合、入力したワード単
    位のドットパターンをビットマップメモリに描画するド
    ットパターン処理部に第１信号を出力し、前記ドットパ
    ターン処理部に処理中のワードのドットパターンを出力
    し、前記ドットパターン処理部より第２信号が返された
    場合、次に処理するワードのドットパターンの全てのド
    ット論理を前記保持ステップに保持されたドット論理に
    することを特徴とする請求項８記載のドットパターン発
    生方法。
12. 【請求項１２】 前記エッジアドレスは、ビットアドレ
    スとワードアドレスを含むことを特徴とする請求項８記
    載のドットパターン発生方法。