JP3094666B2 - 信号伝送装置 - Google Patents
信号伝送装置Info
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- JP3094666B2 JP3094666B2 JP04170724A JP17072492A JP3094666B2 JP 3094666 B2 JP3094666 B2 JP 3094666B2 JP 04170724 A JP04170724 A JP 04170724A JP 17072492 A JP17072492 A JP 17072492A JP 3094666 B2 JP3094666 B2 JP 3094666B2
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Description
【０００１】
【産業上の利用分野】本発明は、測定すべき物理量が電
気信号に変換されこれをマイクロプロセッサを用いるパ
ルス幅変換手段により所定ビット数のパルス幅信号に所
定演算周期で変換してこれに対応する信号を出力する信
号伝送装置に係り、特にメモリなどのハードの持つ分解
能よりも高い分解能で出力できるように改良された信号
伝送装置に関する。
気信号に変換されこれをマイクロプロセッサを用いるパ
ルス幅変換手段により所定ビット数のパルス幅信号に所
定演算周期で変換してこれに対応する信号を出力する信
号伝送装置に係り、特にメモリなどのハードの持つ分解
能よりも高い分解能で出力できるように改良された信号
伝送装置に関する。
【０００２】
【従来の技術】図６は従来の信号伝送装置として２線式
伝送器を例として示したブロック図である。２線式伝送
器１０は外部回路１１と伝送線Ｌ１、Ｌ２で接続されて
おり、この外部回路１１は２線式伝送器１０の回路電源
を供給するに必要な直流電圧Ｅｂと受信抵抗Ｒ１が端子
Ｔ１、Ｔ２を介して伝送線Ｌ１、Ｌ２で直列に接続され
ている。この伝送線Ｌ１、Ｌ２の他端は２線式伝送器１
０の端子Ｔ３、Ｔ４に接続されている。
伝送器を例として示したブロック図である。２線式伝送
器１０は外部回路１１と伝送線Ｌ１、Ｌ２で接続されて
おり、この外部回路１１は２線式伝送器１０の回路電源
を供給するに必要な直流電圧Ｅｂと受信抵抗Ｒ１が端子
Ｔ１、Ｔ２を介して伝送線Ｌ１、Ｌ２で直列に接続され
ている。この伝送線Ｌ１、Ｌ２の他端は２線式伝送器１
０の端子Ｔ３、Ｔ４に接続されている。
【０００３】端子Ｔ３、Ｔ４の間には、ダイオードＤ
１、トランジスタＱ１のエミッタとベース、トランジス
タＱ２のコレクタとエミッタ、ダイオードＤ２、帰還抵
抗Ｒ２がそれぞれ直列に接続されている。また、トラン
ジスタＱ１のエミッタとコレクタとの間には起動抵抗Ｒ
３が接続されている。
１、トランジスタＱ１のエミッタとベース、トランジス
タＱ２のコレクタとエミッタ、ダイオードＤ２、帰還抵
抗Ｒ２がそれぞれ直列に接続されている。また、トラン
ジスタＱ１のエミッタとコレクタとの間には起動抵抗Ｒ
３が接続されている。
【０００４】ダイオードＤ２と帰還抵抗Ｒ２の接続点Ｃ
Ｎ１と、起動抵抗Ｒ３とトランジスタＱ１のコレクタの
接続点ＣＮ２との間にはツエナダイオードＤ３が接続さ
れ、これらの間に一定の電圧である１次電圧Ｖ１を得て
いる。
Ｎ１と、起動抵抗Ｒ３とトランジスタＱ１のコレクタの
接続点ＣＮ２との間にはツエナダイオードＤ３が接続さ
れ、これらの間に一定の電圧である１次電圧Ｖ１を得て
いる。
【０００５】この１次電圧Ｖ１はスイッチング電源１２
の一次端子Ｔ５と接続点ＣＮ１に接続された共通端子Ｔ
６との間に印加され、その二次端子Ｔ７と共通端子Ｔ６
との間に電圧変成された直流の二次電圧Ｖ２が出力され
る。この二次電圧Ｖ２は物理量を電気信号に変換するセ
ンサ１３及びこの電気信号を信号処理するマイクロプロ
セッサを搭載した信号処理回路１４等に供給される。
の一次端子Ｔ５と接続点ＣＮ１に接続された共通端子Ｔ
６との間に印加され、その二次端子Ｔ７と共通端子Ｔ６
との間に電圧変成された直流の二次電圧Ｖ２が出力され
る。この二次電圧Ｖ２は物理量を電気信号に変換するセ
ンサ１３及びこの電気信号を信号処理するマイクロプロ
セッサを搭載した信号処理回路１４等に供給される。
【０００６】センサ１３は圧力などの物理量を電気信号
に変換して信号処理回路１４に出力する。信号処理回路
１４はこの電気信号に対して直線性補正などの信号処理
をしてパルス幅信号ＰＷＭとして出力する。
に変換して信号処理回路１４に出力する。信号処理回路
１４はこの電気信号に対して直線性補正などの信号処理
をしてパルス幅信号ＰＷＭとして出力する。
【０００７】ＶR1′、ＶR2′はこのパルス幅信号ＰＷＭ
を所定のレベルにレベル変換するための基準電圧ＶR1、
ＶR2を発生する基準電圧源であり，これらの基準電圧源
ＶR1′、ＶR2′はスイッチＳＷ1の切換端の各一端と接
続点ＣＮ１との間に接続されている。
を所定のレベルにレベル変換するための基準電圧ＶR1、
ＶR2を発生する基準電圧源であり，これらの基準電圧源
ＶR1′、ＶR2′はスイッチＳＷ1の切換端の各一端と接
続点ＣＮ１との間に接続されている。
【０００８】スイッチＳＷ1の共通端は抵抗Ｒ４とコン
デンサＣ１で構成されるフイルタＦＬに接続され、パル
ス幅信号ＰＷＭにより切り換えられる。したがって、ス
イッチＳＷ1の共通端にはレベルが基準電圧ＶR1とＶR2
の間でパルス幅信号ＰＷＭにより切り換えられるパルス
状の信号が得られ、フイルタＦＬはこの信号を平滑して
対応するアナログ信号とする。
デンサＣ１で構成されるフイルタＦＬに接続され、パル
ス幅信号ＰＷＭにより切り換えられる。したがって、ス
イッチＳＷ1の共通端にはレベルが基準電圧ＶR1とＶR2
の間でパルス幅信号ＰＷＭにより切り換えられるパルス
状の信号が得られ、フイルタＦＬはこの信号を平滑して
対応するアナログ信号とする。
【０００９】このアナログ信号はバッフア増幅器Ｑ３に
よりバッフアリングされてその出力端にセンサ信号Ｖa
として出力される。誤差増幅器Ｑ４の反転入力端（−）
には基準電圧ＶR1を抵抗Ｒ５とＲ６で分圧した分圧電圧
が印加され、その非反転入力端（＋）には帰還抵抗Ｒ２
の両端に発生した帰還電圧Ｖfとセンサ信号Ｖaの和の電
圧を抵抗Ｒ７、Ｒ８及び帰還抵抗Ｒ２で分圧した分圧電
圧が印加されている。
よりバッフアリングされてその出力端にセンサ信号Ｖa
として出力される。誤差増幅器Ｑ４の反転入力端（−）
には基準電圧ＶR1を抵抗Ｒ５とＲ６で分圧した分圧電圧
が印加され、その非反転入力端（＋）には帰還抵抗Ｒ２
の両端に発生した帰還電圧Ｖfとセンサ信号Ｖaの和の電
圧を抵抗Ｒ７、Ｒ８及び帰還抵抗Ｒ２で分圧した分圧電
圧が印加されている。
【００１０】そして、誤差増幅器Ｑ４はこれらの分圧電
圧が一致するようにトランジスタＱ２のベース電流を制
御し、この結果としてトランジスタＱ２のコレクタ電流
によりトランジスタＱ１のベース電流が制御される。こ
れにより、トランジスタＱ１はセンサ信号Ｖaに対応し
た統一の電流信号Ｉ0（＝４ｍＡ〜２０ｍＡ）として２
本の伝送線Ｌ１、Ｌ２を介して受信抵抗Ｒ１に出力す
る。
圧が一致するようにトランジスタＱ２のベース電流を制
御し、この結果としてトランジスタＱ２のコレクタ電流
によりトランジスタＱ１のベース電流が制御される。こ
れにより、トランジスタＱ１はセンサ信号Ｖaに対応し
た統一の電流信号Ｉ0（＝４ｍＡ〜２０ｍＡ）として２
本の伝送線Ｌ１、Ｌ２を介して受信抵抗Ｒ１に出力す
る。
【００１１】したがって、電流信号Ｉ0はセンサ１３か
らの出力信号であるセンサ信号Ｖaにのみ応答する０〜
１６ｍＡの可変定電流とトランジスタＱ１とツエナダイ
オードＤ３等を介して流れるベースの電流である４ｍＡ
（０％）の定電流との和の電流として受信抵抗Ｒ１に送
出される。
らの出力信号であるセンサ信号Ｖaにのみ応答する０〜
１６ｍＡの可変定電流とトランジスタＱ１とツエナダイ
オードＤ３等を介して流れるベースの電流である４ｍＡ
（０％）の定電流との和の電流として受信抵抗Ｒ１に送
出される。
【００１２】この場合の信号処理回路１４の中には、Ｎ
ビットのビットメモリを有するパルス幅演算メモリＰＷ
Ｍ１と、同じくＮビットのビットメモリを有するパルス
幅出力メモリＰＷＭ２とを有するメモリ領域が設けられ
ている。
ビットのビットメモリを有するパルス幅演算メモリＰＷ
Ｍ１と、同じくＮビットのビットメモリを有するパルス
幅出力メモリＰＷＭ２とを有するメモリ領域が設けられ
ている。
【００１３】パルス幅演算メモリＰＷＭ１は、内蔵され
るマイクロプロセッサによりセンサ１３からの出力信号
に対応するパルス幅信号を所定の演算プログラムにより
演算し、これが格納される。
るマイクロプロセッサによりセンサ１３からの出力信号
に対応するパルス幅信号を所定の演算プログラムにより
演算し、これが格納される。
【００１４】パルス幅演算メモリＰＷＭ１に格納された
パルス幅信号は、パルス幅出力メモリＰＷＭ２に同一ビ
ット数で転送されて、図７に示すようにデュテイが例え
ば２５％、或いは２０％などとして１％刻みで演算周期
Ｔ1ごとにスイッチＳＷ1に出力される。
パルス幅信号は、パルス幅出力メモリＰＷＭ２に同一ビ
ット数で転送されて、図７に示すようにデュテイが例え
ば２５％、或いは２０％などとして１％刻みで演算周期
Ｔ1ごとにスイッチＳＷ1に出力される。
【００１５】
【発明が解決しようとする課題】しかしながら、以上の
ような２線式伝送器は、パルス幅演算メモリＰＷＭ１が
パルス幅出力メモリＰＷＭ２と同じくＮビットのメモリ
であり、１回の演算周期Ｔ1の間は同一のデュテイで出
力を続けるので、出力の分解能は１／２Nに制限され、
メモリを増設しなければこれ以上の分解能は得られない
という問題がある。
ような２線式伝送器は、パルス幅演算メモリＰＷＭ１が
パルス幅出力メモリＰＷＭ２と同じくＮビットのメモリ
であり、１回の演算周期Ｔ1の間は同一のデュテイで出
力を続けるので、出力の分解能は１／２Nに制限され、
メモリを増設しなければこれ以上の分解能は得られない
という問題がある。
【００１６】
【課題を解決するための手段】本発明は、以上の課題を
解決するための構成として、測定すべき物理量が電気信
号に変換されこれをマイクロプロセッサを用いるパルス
幅変換手段により所定ビット数のパルス幅信号に所定演
算周期で変換してこれに対応する信号を出力する信号伝
送装置において、先のマイクロプロセッサにより先の電
気信号に対応して先の所定演算周期で第１パルス幅信号
として変換されて格納される先の所定ビット数より大き
いビットメモリを持つパルス幅演算メモリと、この第１
パルス幅信号の所定の下位ビットにサイクリックに参照
パルスを加算して先の所定演算周期より短い周期で第２
パルス幅信号として出力する加算手段と、先の第２パル
ス幅信号のうち先の下位ビットがカットされて先の所定
ビット数として格納され出力されるパルス幅出力メモリ
とを具備するようにしたものである。
解決するための構成として、測定すべき物理量が電気信
号に変換されこれをマイクロプロセッサを用いるパルス
幅変換手段により所定ビット数のパルス幅信号に所定演
算周期で変換してこれに対応する信号を出力する信号伝
送装置において、先のマイクロプロセッサにより先の電
気信号に対応して先の所定演算周期で第１パルス幅信号
として変換されて格納される先の所定ビット数より大き
いビットメモリを持つパルス幅演算メモリと、この第１
パルス幅信号の所定の下位ビットにサイクリックに参照
パルスを加算して先の所定演算周期より短い周期で第２
パルス幅信号として出力する加算手段と、先の第２パル
ス幅信号のうち先の下位ビットがカットされて先の所定
ビット数として格納され出力されるパルス幅出力メモリ
とを具備するようにしたものである。
【００１７】
【作 用】先の所定ビット数より大きいビットメモリを
持つパルス幅演算メモリには、マイクロプロセッサによ
り測定すべき物理量に関連する電気信号に対応して所定
演算周期で第１パルス幅信号として変換されて格納され
る。
持つパルス幅演算メモリには、マイクロプロセッサによ
り測定すべき物理量に関連する電気信号に対応して所定
演算周期で第１パルス幅信号として変換されて格納され
る。
【００１８】加算手段は、この第１パルス幅信号の所定
の下位ビットにサイクリックに参照パルスを加算して先
の所定演算周期より短い周期で第２パルス幅信号として
出力する。
の下位ビットにサイクリックに参照パルスを加算して先
の所定演算周期より短い周期で第２パルス幅信号として
出力する。
【００１９】そして、パルス幅出力メモリは、先の第２
パルス幅信号のうち先の下位ビットがカットされて先の
所定ビット数として格納され出力される。これにより、
ハードとしてのメモリのビット数で決まる分解能より高
い分解能をハードを増設することなしに実現できる。
パルス幅信号のうち先の下位ビットがカットされて先の
所定ビット数として格納され出力される。これにより、
ハードとしてのメモリのビット数で決まる分解能より高
い分解能をハードを増設することなしに実現できる。
【００２０】
【実施例】以下、本発明の実施例について図を用いて説
明する。図１は本発明の１実施例の構成を示すブロック
図である。なお、図６に示す従来の２線式伝送器と同一
の機能を有する部分には同一の符号を付して適宜にその
説明を省略する。
明する。図１は本発明の１実施例の構成を示すブロック
図である。なお、図６に示す従来の２線式伝送器と同一
の機能を有する部分には同一の符号を付して適宜にその
説明を省略する。
【００２１】図１に示す実施例は、図６に示す信号処理
回路１４の代わりに信号処理回路１５に変更された２線
式伝送器１６とされている以外は同一の構成である。信
号処理回路１５はＮビットのパルス幅出力メモリＰＷＭ
２のほかに、例えばＮビットに下位ｎビット（図では下
位２ビット）を加えた（Ｎ＋ｎ）ビットを持つパルス幅
演算メモリＰＷＭ３が設けられている。
回路１４の代わりに信号処理回路１５に変更された２線
式伝送器１６とされている以外は同一の構成である。信
号処理回路１５はＮビットのパルス幅出力メモリＰＷＭ
２のほかに、例えばＮビットに下位ｎビット（図では下
位２ビット）を加えた（Ｎ＋ｎ）ビットを持つパルス幅
演算メモリＰＷＭ３が設けられている。
【００２２】そして、これらのパルス幅出力メモリＰＷ
Ｍ２とパルス幅演算メモリＰＷＭ３でのデータの読出
し、書込み、或いは演算などの手順は、信号処理回路１
５のなかの所定のメモリ領域に演算プログラムとして格
納されている。
Ｍ２とパルス幅演算メモリＰＷＭ３でのデータの読出
し、書込み、或いは演算などの手順は、信号処理回路１
５のなかの所定のメモリ領域に演算プログラムとして格
納されている。
【００２３】以上の演算について、図２に示すフローチ
ャート図を用いてさらに詳細に説明する。信号処理回路
１５に内蔵されるマイクロプロセッサはセンサ１３から
出力される信号に対応して出力値を演算（ステップ１）
し、たとえば演算周期Ｔ1として２５０ｍｓ毎に１５ビ
ット幅で、図３に示すように１５ビット幅を有するパル
ス幅演算メモリＰＷＭ３にロードする（ステップ２）。
ャート図を用いてさらに詳細に説明する。信号処理回路
１５に内蔵されるマイクロプロセッサはセンサ１３から
出力される信号に対応して出力値を演算（ステップ１）
し、たとえば演算周期Ｔ1として２５０ｍｓ毎に１５ビ
ット幅で、図３に示すように１５ビット幅を有するパル
ス幅演算メモリＰＷＭ３にロードする（ステップ２）。
【００２４】次に、このパルス幅演算メモリＰＷＭ３に
格納された１５ビット幅のデータに対して、先ずこの下
位ビットに“１”の参照パルスを加える演算を実行する
（ステップ３）。この後、例えば２５０ｍｓより速い周
期の１２．５ｍｓ毎に上位１３ビットをパルス幅出力メ
モリＰＷＭ２にロードする（ステップ４）。
格納された１５ビット幅のデータに対して、先ずこの下
位ビットに“１”の参照パルスを加える演算を実行する
（ステップ３）。この後、例えば２５０ｍｓより速い周
期の１２．５ｍｓ毎に上位１３ビットをパルス幅出力メ
モリＰＷＭ２にロードする（ステップ４）。
【００２５】この参照パルスを加えた結果を、パルス幅
変調のデュテイの変化としてみると、図４に示すように
なる。つまり、パルス幅演算メモリＰＷＭ３に格納され
た１５ビット幅のデータに対して下位の２ビットでの大
きさを評価して上位１３ビットのパルス幅出力メモリＰ
ＷＭ２に反映させる訳である。
変調のデュテイの変化としてみると、図４に示すように
なる。つまり、パルス幅演算メモリＰＷＭ３に格納され
た１５ビット幅のデータに対して下位の２ビットでの大
きさを評価して上位１３ビットのパルス幅出力メモリＰ
ＷＭ２に反映させる訳である。
【００２６】図４の例では、２５％のデュテイであれ
ば、１５ビット幅のデータの内容によって２６％として
出力されることもありうる例として示してある。ステッ
プ５では、下位ビットに“１”の参照パルスを加える演
算を繰り返す演算を２ビット分実行したか否かが判断さ
れる。２ビット分実行していないときは、再びステップ
３に戻る。図３に示すように、これをサイクリックに繰
り返す。
ば、１５ビット幅のデータの内容によって２６％として
出力されることもありうる例として示してある。ステッ
プ５では、下位ビットに“１”の参照パルスを加える演
算を繰り返す演算を２ビット分実行したか否かが判断さ
れる。２ビット分実行していないときは、再びステップ
３に戻る。図３に示すように、これをサイクリックに繰
り返す。
【００２７】これをタイムチャート図でみると図５に示
すようになる。２５０ｍｓの演算周期Ｔ1に対して１
２．５ｍｓの細かい周期で下位２ビットに０〜３をサイ
クリックに印加してデータを変動させる。
すようになる。２５０ｍｓの演算周期Ｔ1に対して１
２．５ｍｓの細かい周期で下位２ビットに０〜３をサイ
クリックに印加してデータを変動させる。
【００２８】これにより、例えば１２．５ｍｓ毎に２５
％、２５％、２５％、２６％と出力されれば、この平均
としてデュテイは２５．２５％として出力されることと
なり、図７に示す演算周期Ｔ1と同一の演算周期Ｔ1に対
して、図７の１％の分解能が本実施例では４倍に分解能
が改良されることとなる。
％、２５％、２５％、２６％と出力されれば、この平均
としてデュテイは２５．２５％として出力されることと
なり、図７に示す演算周期Ｔ1と同一の演算周期Ｔ1に対
して、図７の１％の分解能が本実施例では４倍に分解能
が改良されることとなる。
【００２９】図２に戻り、２ビット分実行すると、ステ
ップ６に移行し、下位２ビットをリセットし、再びステ
ップ４に移行し初期状態とする。
ップ６に移行し、下位２ビットをリセットし、再びステ
ップ４に移行し初期状態とする。
【００３０】
【発明の効果】以上、実施例と共に具体的に説明したよ
うに本発明によれば、所定の信号演算周期でパルス幅出
力メモリより大きいメモリ幅のパルス幅演算メモリに信
号演算結果が格納され、これに対して信号演算周期より
速い周期で所定の下位ビットに参照パルスをサイクリッ
クに加えて先のパルス幅出力メモリを介してデュテイ信
号を出力するようにしたので、デバイスの変更を伴うこ
となく分解能を向上させることができる。
うに本発明によれば、所定の信号演算周期でパルス幅出
力メモリより大きいメモリ幅のパルス幅演算メモリに信
号演算結果が格納され、これに対して信号演算周期より
速い周期で所定の下位ビットに参照パルスをサイクリッ
クに加えて先のパルス幅出力メモリを介してデュテイ信
号を出力するようにしたので、デバイスの変更を伴うこ
となく分解能を向上させることができる。
【図１】本発明の１実施例の構成を示すブロック図であ
る。
る。
【図２】図１に示す実施例の動作を説明するフローチャ
ート図である。
ート図である。
【図３】図１に示すメモリの構成を示す構成図である。
【図４】図１に示す実施例のデュテイの変化を説明する
説明図である。
説明図である。
【図５】図１に示す実施例の動作を説明するタイムチャ
ート図である。
ート図である。
【図６】従来の２線式伝送器の構成を示すブロック図で
ある。
ある。
【図７】図６に示す２線式伝送器の動作を説明する説明
図である。
図である。
１０、１６ ２線式伝送器 １１ 外部回路 １２ スイッチング電源 １３ センサ １４、１５ 信号処理回路 ＰＷＭ１、ＰＷＭ３ パルス幅演算メモリ ＰＷＭ２ パルス幅出力メモリ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−155069（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G08C 19/02
Claims (1)
- 【請求項１】測定すべき物理量が電気信号に変換されこ
れをマイクロプロセッサを用いるパルス幅変換手段によ
り所定ビット数のパルス幅信号に所定演算周期で変換し
てこれに対応する信号を出力する信号伝送装置におい
て、前記マイクロプロセッサにより前記電気信号に対応
して前記所定演算周期で第１パルス幅信号として変換さ
れて格納される前記所定ビット数より大きいビットメモ
リを持つパルス幅演算メモリと、この第１パルス幅信号
の所定の下位ビットにサイクリックに参照パルスを加算
して前記所定演算周期より短い周期で第２パルス幅信号
として出力する加算手段と、前記第２パルス幅信号のう
ち前記下位ビットがカットされて前記所定ビット数とし
て格納され出力されるパルス幅出力メモリとを具備する
ことを特徴とする信号伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04170724A JP3094666B2 (ja) | 1992-06-29 | 1992-06-29 | 信号伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04170724A JP3094666B2 (ja) | 1992-06-29 | 1992-06-29 | 信号伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684090A JPH0684090A (ja) | 1994-03-25 |
| JP3094666B2 true JP3094666B2 (ja) | 2000-10-03 |
Family
ID=15910220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04170724A Expired - Fee Related JP3094666B2 (ja) | 1992-06-29 | 1992-06-29 | 信号伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3094666B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07240950A (ja) * | 1994-02-28 | 1995-09-12 | Nec Commun Syst Ltd | 追加ダイヤルイン接続方式 |
-
1992
- 1992-06-29 JP JP04170724A patent/JP3094666B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0684090A (ja) | 1994-03-25 |
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