JP3088298B2 - 電源ｏｎ／ｏｆｆシーケンス回路 - Google Patents
電源ｏｎ／ｏｆｆシーケンス回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、電源ＯＮ／ＯＦＦ
シーケンス回路に関し、特に、ノートパソコン用電源に
関する。
シーケンス回路に関し、特に、ノートパソコン用電源に
関する。
【０００２】
【従来の技術】従来のシーケンス回路は、特開平５−１
３０７３３号公報に記載された動作式電源装置がある。
この装置のブロック図を図４に示す。
３０７３３号公報に記載された動作式電源装置がある。
この装置のブロック図を図４に示す。
【０００３】図４において、連動スイッチ１０は、電源
ラインに接続され、相互に連動して作動する一対のスイ
ッチ部１０ａ，１０ｂを有する。第１リレースイッチ１
１は、連動スイッチ１０と並列に接続されている。第２
リレースイッチ１２は、連動スイッチ１０の一方のスイ
ッチ部１０ａに直列に接続されている。第１電源部１３
は、連動スイッチ１０と他方のスイッチ部１０ｂおよび
第１リレースイッチ１１にそれぞれ直列に接続されてい
る。第２電源部１４は、第２リレースイッチ１２に直列
に接続されている。第１リレースイッチ制御部１５は、
第２電源部１４の出力に設けられて、第１リレースイッ
チ１１の開閉を制御するものである。第２リレースイッ
チ制御部１６は、第１電源部１３の出力側に設けられ
て、第２リレースイッチ１２の開閉を制御するものであ
る。
ラインに接続され、相互に連動して作動する一対のスイ
ッチ部１０ａ，１０ｂを有する。第１リレースイッチ１
１は、連動スイッチ１０と並列に接続されている。第２
リレースイッチ１２は、連動スイッチ１０の一方のスイ
ッチ部１０ａに直列に接続されている。第１電源部１３
は、連動スイッチ１０と他方のスイッチ部１０ｂおよび
第１リレースイッチ１１にそれぞれ直列に接続されてい
る。第２電源部１４は、第２リレースイッチ１２に直列
に接続されている。第１リレースイッチ制御部１５は、
第２電源部１４の出力に設けられて、第１リレースイッ
チ１１の開閉を制御するものである。第２リレースイッ
チ制御部１６は、第１電源部１３の出力側に設けられ
て、第２リレースイッチ１２の開閉を制御するものであ
る。
【０００４】このシーケンス動作式電源装置では、連動
スイッチ１０を投入すると、直ちに第１電源部１３を通
じて出力が立ち上がりＯＮとなる。続いて、出力が
ＯＮとなったことによって、第２リレースイッチ制御部
１６が駆動し、第２リレースイッチ１２が閉じてＯＮと
なり、第２電源部１４を通じて出力が立ち上がりＯＮ
となる。なお、出力がＯＮとなった後、第１リレース
イッチ制御部１５が駆動し、第１リレースイッチ１１が
閉じてＯＮとなっている。次に、連動スイッチ１０をＯ
ＦＦにすると、直ちに出力がＯＦＦになる。続いて、出
力がＯＦＦとなったことによって、第１リレースイッ
チ制御部１５が作動して、第２リレースイッチ１２が開
いてＯＦＦになっている。
スイッチ１０を投入すると、直ちに第１電源部１３を通
じて出力が立ち上がりＯＮとなる。続いて、出力が
ＯＮとなったことによって、第２リレースイッチ制御部
１６が駆動し、第２リレースイッチ１２が閉じてＯＮと
なり、第２電源部１４を通じて出力が立ち上がりＯＮ
となる。なお、出力がＯＮとなった後、第１リレース
イッチ制御部１５が駆動し、第１リレースイッチ１１が
閉じてＯＮとなっている。次に、連動スイッチ１０をＯ
ＦＦにすると、直ちに出力がＯＦＦになる。続いて、出
力がＯＦＦとなったことによって、第１リレースイッ
チ制御部１５が作動して、第２リレースイッチ１２が開
いてＯＦＦになっている。
【０００５】図５の（ａ）〜（ｃ）は、上述したシーケ
ンス動作式電源装置におけるタイムチャートである。電
源スイッチＯＮの場合は、出力が先に立ち上がってか
ら出力がＯＮとなり、電源スイッチＯＦＦの場合は、
出力が先に立ち上がってから出力がＯＦＦとなって
いる。
ンス動作式電源装置におけるタイムチャートである。電
源スイッチＯＮの場合は、出力が先に立ち上がってか
ら出力がＯＮとなり、電源スイッチＯＦＦの場合は、
出力が先に立ち上がってから出力がＯＦＦとなって
いる。
【０００６】
【発明が解決しようとする課題】従来の技術では、リレ
ースイッチを用いて電源ＯＮ／ＯＦＦシーケンスを実現
している。従って、リレースイッチ制御部が必要であ
り、回路構成が複雑で、コストアップになる。
ースイッチを用いて電源ＯＮ／ＯＦＦシーケンスを実現
している。従って、リレースイッチ制御部が必要であ
り、回路構成が複雑で、コストアップになる。
【０００７】本発明の目的は、電源ＯＮ／ＯＦＦシーケ
ンスにおいて、リレースイッチ制御部を必要としない簡
単な回路で実現することにある。
ンスにおいて、リレースイッチ制御部を必要としない簡
単な回路で実現することにある。
【０００８】
【課題を解決するための手段】本発明は、負荷回路に電
力を供給する第１および第２の電源と、負荷回路と第１
の電源との間に設けられた第１のＦＥＴと、負荷回路と
第２の電源との間に設けられた第２のＦＥＴと、第１お
よび第２のＦＥＴをオン状態にするための電圧を供給す
る第３の電源と、第１のＦＥＴのゲート・ソース間に設
けられた第１のコンデンサと、第２のＦＥＴのゲート・
ソース間に設けられた第２のコンデンサと、第１のＦＥ
Ｔのゲートと第３の電源との間に並列に設けられたダイ
オードおよび第１の抵抗と、ダイオードと第３の電源と
の間に設けられた第２の抵抗と、第２のＦＥＴのゲート
と第３の電源との間に設けられた第３の抵抗とを備え、
第３の電源が第１および第２のＦＥＴをオン状態にする
ための電圧を供給している場合には、第２の抵抗および
第１のコンデンサからなる時定数は、第３の抵抗および
第２のコンデンサからなる時定数よりも小さく、第３の
電源が電圧を供給していない場合には、第１の抵抗およ
び第１のコンデンサからなる時定数は、第３の抵抗およ
び第２のコンデンサからなる時定数よりも大きくなるよ
うに、第１または第２の抵抗と第１および第２のコンデ
ンサとが選択されていることを特徴とする電源ＯＮ／Ｏ
ＦＦシーケンス回路である。
力を供給する第１および第２の電源と、負荷回路と第１
の電源との間に設けられた第１のＦＥＴと、負荷回路と
第２の電源との間に設けられた第２のＦＥＴと、第１お
よび第２のＦＥＴをオン状態にするための電圧を供給す
る第３の電源と、第１のＦＥＴのゲート・ソース間に設
けられた第１のコンデンサと、第２のＦＥＴのゲート・
ソース間に設けられた第２のコンデンサと、第１のＦＥ
Ｔのゲートと第３の電源との間に並列に設けられたダイ
オードおよび第１の抵抗と、ダイオードと第３の電源と
の間に設けられた第２の抵抗と、第２のＦＥＴのゲート
と第３の電源との間に設けられた第３の抵抗とを備え、
第３の電源が第１および第２のＦＥＴをオン状態にする
ための電圧を供給している場合には、第２の抵抗および
第１のコンデンサからなる時定数は、第３の抵抗および
第２のコンデンサからなる時定数よりも小さく、第３の
電源が電圧を供給していない場合には、第１の抵抗およ
び第１のコンデンサからなる時定数は、第３の抵抗およ
び第２のコンデンサからなる時定数よりも大きくなるよ
うに、第１または第２の抵抗と第１および第２のコンデ
ンサとが選択されていることを特徴とする電源ＯＮ／Ｏ
ＦＦシーケンス回路である。
【０００９】また、第１および第２のＦＥＴを、電源Ｏ
Ｎ／ＯＦＦ制御信号によって制御するようにすれば良
い。
Ｎ／ＯＦＦ制御信号によって制御するようにすれば良
い。
【００１０】さらに、電源ＯＮ／ＯＦＦ制御信号を、Ｎ
−チャンネルＭＯＳＦＥＴを用いて送出するようにすれ
ば良い。
−チャンネルＭＯＳＦＥＴを用いて送出するようにすれ
ば良い。
【００１１】またさらに、電源ＯＮ／ＯＦＦシーケンス
回路を実現するために、電源ＯＮ／ＯＦＦ制御信号と第
１のＦＥＴとの間に、遅延時間を決定する時定数が電源
ＯＮ時と電源ＯＦＦ時とで異なる第１遅延回路と、電源
ＯＮ／ＯＦＦ制御信号と第２のＦＥＴとの間に、第２遅
延回路とを設けるようにすれば良い。
回路を実現するために、電源ＯＮ／ＯＦＦ制御信号と第
１のＦＥＴとの間に、遅延時間を決定する時定数が電源
ＯＮ時と電源ＯＦＦ時とで異なる第１遅延回路と、電源
ＯＮ／ＯＦＦ制御信号と第２のＦＥＴとの間に、第２遅
延回路とを設けるようにすれば良い。
【００１２】この発明は、５Ｖの電源および３．３Ｖの
電源を、ノートパソコンの電源として使用すれば最適で
ある。
電源を、ノートパソコンの電源として使用すれば最適で
ある。
【００１３】本発明の電源ＯＮ／ＯＦＦシーケンス回路
は、電源ＯＮするときには５ＶをＯＮしてから３．３Ｖ
をＯＮし、電源ＯＦＦするときには、３．３ＶをＯＦＦ
してから５ＶをＯＦＦする。具体的には、電源ＯＮする
ときに５Ｖが早く立ち上がるように、３．３Ｖを遅延さ
せる手段と、電源ＯＦＦするとき５Ｖが３．３Ｖよりも
遅くたち下がるように保持させる手段を有する。
は、電源ＯＮするときには５ＶをＯＮしてから３．３Ｖ
をＯＮし、電源ＯＦＦするときには、３．３ＶをＯＦＦ
してから５ＶをＯＦＦする。具体的には、電源ＯＮする
ときに５Ｖが早く立ち上がるように、３．３Ｖを遅延さ
せる手段と、電源ＯＦＦするとき５Ｖが３．３Ｖよりも
遅くたち下がるように保持させる手段を有する。
【００１４】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００１５】図１は、本発明の電源ＯＮ／ＯＦＦシーケ
ンス回路の構成を示すブロック図である。この回路は、
５Ｖ電圧源である第１電源１と、３．３Ｖ電圧源である
第２電源２とがあり、第１電源１と負荷回路５との間に
第１スイッチ３を、第２電源２と負荷回路５との間に第
２スイッチ５を設けて、それぞれのスイッチをＯＮ／Ｏ
ＦＦすることにより、負荷回路５への電源供給をＯＮ／
ＯＦＦしている。また、電源をＯＮ／ＯＦＦするための
電源ＯＮ／ＯＦＦ制御信号６と第１スイッチ３，第２ス
イッチ４との間には、電源ＯＮ／ＯＦＦシーケンスが守
られるように第１遅延回路７，第２遅延回路８が接続さ
れる構成になっている。
ンス回路の構成を示すブロック図である。この回路は、
５Ｖ電圧源である第１電源１と、３．３Ｖ電圧源である
第２電源２とがあり、第１電源１と負荷回路５との間に
第１スイッチ３を、第２電源２と負荷回路５との間に第
２スイッチ５を設けて、それぞれのスイッチをＯＮ／Ｏ
ＦＦすることにより、負荷回路５への電源供給をＯＮ／
ＯＦＦしている。また、電源をＯＮ／ＯＦＦするための
電源ＯＮ／ＯＦＦ制御信号６と第１スイッチ３，第２ス
イッチ４との間には、電源ＯＮ／ＯＦＦシーケンスが守
られるように第１遅延回路７，第２遅延回路８が接続さ
れる構成になっている。
【００１６】電源ＯＮするときは、電源ＯＮ／ＯＦＦ制
御信号６から第１スイッチ３と第２スイッチ４とをＯＮ
するための信号が出力され、５Ｖを先にＯＮしてから
３．３ＶをＯＮさせるために、第２遅延回路８で第２ス
イッチ４に加わる電圧を遅延させている。また、電源Ｏ
ＦＦするときは、電源ＯＮ／ＯＦＦ制御信号６から第１
スイッチ３と、第２スイッチ４とをＯＦＦするための信
号が出力され、３．３Ｖを先にＯＦＦしてから５ＶをＯ
ＦＦさせるために、第１遅延回路７で第１スイッチ３に
加わっている電圧を一定時間保持させている。
御信号６から第１スイッチ３と第２スイッチ４とをＯＮ
するための信号が出力され、５Ｖを先にＯＮしてから
３．３ＶをＯＮさせるために、第２遅延回路８で第２ス
イッチ４に加わる電圧を遅延させている。また、電源Ｏ
ＦＦするときは、電源ＯＮ／ＯＦＦ制御信号６から第１
スイッチ３と、第２スイッチ４とをＯＦＦするための信
号が出力され、３．３Ｖを先にＯＦＦしてから５ＶをＯ
ＦＦさせるために、第１遅延回路７で第１スイッチ３に
加わっている電圧を一定時間保持させている。
【００１７】このように、電源ＯＮ／ＯＦＦ制御信号６
から出力される信号を、第１遅延回路７と第２遅延回路
８とでシーケンスに合うようにしてあげれば、電源ＯＮ
／ＯＦＦシーケンスは容易に実現できることになる。
から出力される信号を、第１遅延回路７と第２遅延回路
８とでシーケンスに合うようにしてあげれば、電源ＯＮ
／ＯＦＦシーケンスは容易に実現できることになる。
【００１８】図２は、本発明の実施例を示す電源ＯＮ／
ＯＦＦ回路図である。図１の第１電源１がＶＣＣ５−
１，第２電源２がＶＣＣ３−２，第１スイッチ３がＦＥ
Ｔ１−３，第２スイッチ４がＦＥＴ２−４，負荷回路５
がＺ−５，電源ＯＮ／ＯＦＦ制御信号がＶＰＰ−６，第
１遅延回路７と第２遅延回路８が点線で示されている。
この回路構成は、５Ｖ電圧源である５Ｖ電源ＶＣＣ５−
１と３．３Ｖ電圧源である３．３Ｖ電源ＶＣＣ３−２が
あり、５Ｖ電源ＶＣＣ５−１，３．３Ｖ電源ＶＣＣ３−
２と負荷回路Ｚ−６との間にはＮ−チャンネルＭＯＳＦ
ＥＴによりスイッチを設けて５Ｖ電源用はスイッチＦＥ
Ｔ１−３を、３．３Ｖ電源用にはスイッチＦＥＴ２−４
をＯＮ／ＯＦＦすることにより負荷回路Ｚ−５の電源供
給をＯＮ／ＯＦＦしている。また、電源をＯＮ／ＯＦＦ
するための電源ＯＮ／ＯＦＦ制御信号ＶＰＰ−６とスイ
ッチＦＥＴ１−３との間には、ゲート抵抗Ｒ１，ゲート
・ソース間コンデンサＣ１，ゲート・ソース間抵抗Ｒ
３，ゲート放電抵抗Ｒ５，ダイオードＤ１で構成される
第１遅延回路７（点線の枠内）があり、スイッチＦＥＴ
２との間にはゲート抵抗Ｒ２，ゲート・ソース間コンデ
ンサＣ２，ゲート・ソース間抵抗Ｒ４で構成される第２
遅延回路８（点線の枠内）が接続されている。
ＯＦＦ回路図である。図１の第１電源１がＶＣＣ５−
１，第２電源２がＶＣＣ３−２，第１スイッチ３がＦＥ
Ｔ１−３，第２スイッチ４がＦＥＴ２−４，負荷回路５
がＺ−５，電源ＯＮ／ＯＦＦ制御信号がＶＰＰ−６，第
１遅延回路７と第２遅延回路８が点線で示されている。
この回路構成は、５Ｖ電圧源である５Ｖ電源ＶＣＣ５−
１と３．３Ｖ電圧源である３．３Ｖ電源ＶＣＣ３−２が
あり、５Ｖ電源ＶＣＣ５−１，３．３Ｖ電源ＶＣＣ３−
２と負荷回路Ｚ−６との間にはＮ−チャンネルＭＯＳＦ
ＥＴによりスイッチを設けて５Ｖ電源用はスイッチＦＥ
Ｔ１−３を、３．３Ｖ電源用にはスイッチＦＥＴ２−４
をＯＮ／ＯＦＦすることにより負荷回路Ｚ−５の電源供
給をＯＮ／ＯＦＦしている。また、電源をＯＮ／ＯＦＦ
するための電源ＯＮ／ＯＦＦ制御信号ＶＰＰ−６とスイ
ッチＦＥＴ１−３との間には、ゲート抵抗Ｒ１，ゲート
・ソース間コンデンサＣ１，ゲート・ソース間抵抗Ｒ
３，ゲート放電抵抗Ｒ５，ダイオードＤ１で構成される
第１遅延回路７（点線の枠内）があり、スイッチＦＥＴ
２との間にはゲート抵抗Ｒ２，ゲート・ソース間コンデ
ンサＣ２，ゲート・ソース間抵抗Ｒ４で構成される第２
遅延回路８（点線の枠内）が接続されている。
【００１９】次に、本発明の実施例の動作について説明
する。
する。
【００２０】電源をＯＮ／ＯＦＦするための電源ＯＮ／
ＯＦＦ制御信号ＶＰＰ−６には電源ＯＮの時１２Ｖで、
電源ＯＦＦの時０Ｖである。５ＶをＯＮ／ＯＦＦするた
めには、５Ｖ用ＦＥＴであるスイッチＦＥＴ１−３を、
３．３ＶをＯＮ／ＯＦＦするには３．３Ｖ用ＦＥＴであ
るスイッチＦＥＴ２−４をＯＮ／ＯＦＦしなければなら
ない。電源ＯＮするとき、５ＶがＯＮする時間は、ゲー
ト抵抗Ｒ２とゲート・ソース間抵抗Ｒ４とゲート・ソー
ス間コンデンサＣ２により決定される。電源ＯＦＦする
とき、３．３ＶがＯＦＦする時間は、ＯＮするときと同
様に、ゲート抵抗Ｒ２とゲート・ソース間抵抗Ｒ４とゲ
ート・ソース間コンデンサＣ２により決定するが、５Ｖ
がＯＦＦする時間は、ゲート・ソース間抵抗Ｒ３とゲー
ト・ソース間コンデンサＣ１とゲート放電用抵抗Ｒ１と
により決定される。
ＯＦＦ制御信号ＶＰＰ−６には電源ＯＮの時１２Ｖで、
電源ＯＦＦの時０Ｖである。５ＶをＯＮ／ＯＦＦするた
めには、５Ｖ用ＦＥＴであるスイッチＦＥＴ１−３を、
３．３ＶをＯＮ／ＯＦＦするには３．３Ｖ用ＦＥＴであ
るスイッチＦＥＴ２−４をＯＮ／ＯＦＦしなければなら
ない。電源ＯＮするとき、５ＶがＯＮする時間は、ゲー
ト抵抗Ｒ２とゲート・ソース間抵抗Ｒ４とゲート・ソー
ス間コンデンサＣ２により決定される。電源ＯＦＦする
とき、３．３ＶがＯＦＦする時間は、ＯＮするときと同
様に、ゲート抵抗Ｒ２とゲート・ソース間抵抗Ｒ４とゲ
ート・ソース間コンデンサＣ２により決定するが、５Ｖ
がＯＦＦする時間は、ゲート・ソース間抵抗Ｒ３とゲー
ト・ソース間コンデンサＣ１とゲート放電用抵抗Ｒ１と
により決定される。
【００２１】各ゲート・ソース間抵抗，コンデンサに同
じ抵抗値，容量のものを使用した場合、５Ｖを先に立ち
上げるようにするには、５Ｖ用のゲート抵抗Ｒ１を３．
３Ｖのゲート抵抗Ｒ２より小さくすればよい。また、
３．３Ｖを先に立ち上げようとするには、３．３Ｖ用ゲ
ート抵抗Ｒ２を５Ｖのゲート放電用抵抗Ｒ５より小さく
すればよい。
じ抵抗値，容量のものを使用した場合、５Ｖを先に立ち
上げるようにするには、５Ｖ用のゲート抵抗Ｒ１を３．
３Ｖのゲート抵抗Ｒ２より小さくすればよい。また、
３．３Ｖを先に立ち上げようとするには、３．３Ｖ用ゲ
ート抵抗Ｒ２を５Ｖのゲート放電用抵抗Ｒ５より小さく
すればよい。
【００２２】すなわち、Ｒ１＜Ｒ２、Ｒ５ ∴Ｃ＝Ｃ
２，Ｒ３＝Ｒ４となる。
２，Ｒ３＝Ｒ４となる。
【００２３】ただし、出力電圧が５Ｖと３．３Ｖである
ことと、５Ｖの第１遅延回路７にはダイオードＤ１があ
ることからスイッチに加えられる電圧がそれぞれ異なる
ことを考慮する必要がある。
ことと、５Ｖの第１遅延回路７にはダイオードＤ１があ
ることからスイッチに加えられる電圧がそれぞれ異なる
ことを考慮する必要がある。
【００２４】例えば、下記のような部品で電源ＯＮ／Ｏ
ＦＦシーケンス回路を構成した場合を考察してみる。 ５Ｖ側 スイッチ ＦＥＴ１→４ＶでＯＮ,２ＶでＯＦＦ ゲート抵抗 Ｒ１＝１０ｋΩ ゲート・ソース間抵抗 Ｒ３＝２００ｋΩ ゲート・ソース間コンデンサＣ１＝０．１μＦ ゲート放電抵抗 Ｒ５＝２００ｋΩ ダイオード Ｄ１→ＶＦ＝０．６Ｖ ３．３Ｖ側 スイッチ ＦＥＴ２→４ＶでＯＮ,２ＶでＯＦＦ ゲート抵抗 Ｒ２＝３３ｋΩ ゲート・ソース間抵抗 Ｒ４＝２００ｋΩ ゲート・ソース間コンデンサＣ２＝０．１μＦ 電源をＯＮするとき、スイッチＦＥＴ１およびスイッチ
ＦＥＴ２がＯＮする時間を求めると、 Ｖ：スイッチのゲート・ソース間に加わる電圧［Ｖ］ Ｅ：電源ＯＮ／ＯＦＦ制御信号ＶＰＰと負荷回路間の等
価電圧［Ｖ］ Ｃ：ゲート・ソース間コンデンサ容量［μＦ］ Ｒ：等価ゲート抵抗［Ω］ ｔｏｎ＝−Ｃ・Ｒ・ｌｏｇe（Ｖ／Ｅ）［ｓ］・・・・・・・・・・（１） 等価ゲート抵抗Ｒは、 Ｒｇ ：ゲート抵抗 Ｒｇｓ：ゲート・ソース間抵抗 Ｒ＝Ｒｇ・Ｒｇｓ／（Ｒｇ＋Ｒｇｓ）［Ω］・・・・・・・・・・・（２） 電源ＯＮ／ＯＦＦ制御信号ＶＰＰと負荷回路間の等価電
圧は、 Ｅ’ ：電源ＯＮ時の電源ＯＮ／ＯＦＦ制御信号ＶＰＰ
の電圧［Ｖ］ ＶＣＣ：スイッチからの出力電圧［Ｖ］ Ｅ＝ＶＣＣ＋（Ｅ’−ＶＣＣ）・Ｒｇｓ／（Ｒｇ＋Ｒｇｓ） −ＶＣＣ・Ｒｇ／（Ｒｇ＋Ｒｇｓ）［Ｖ］・・・・・・・・・・（３） スイッチのゲート・ソース間に加わる電圧は、Ｖｏｎ：
スイッチがＯＮする電圧［Ｖ］ Ｖ＝ＶＣＣ＋Ｖｏｎ−ＶＣＣ・Ｒｇ／（Ｒｇ＋Ｒｇｓ）［Ｖ］・・・（４） スイッチがＯＦＦなので、スイッチからの出力電圧は、
ＶＣＣ＝０Ｖである。よって、（３），（４）式は、 Ｅ＝Ｅ’・Ｒｇｓ／（Ｒｇ＋Ｒｇｓ）［Ｖ｝・・・・・・・・・・・（５） Ｖ＝Ｖｏｎ［Ｖ］・・・・・・・・・・・・・・・・・・・・・・・（６） （１）式に（２），（５），（６）式を代入すると、
ＦＦシーケンス回路を構成した場合を考察してみる。 ５Ｖ側 スイッチ ＦＥＴ１→４ＶでＯＮ,２ＶでＯＦＦ ゲート抵抗 Ｒ１＝１０ｋΩ ゲート・ソース間抵抗 Ｒ３＝２００ｋΩ ゲート・ソース間コンデンサＣ１＝０．１μＦ ゲート放電抵抗 Ｒ５＝２００ｋΩ ダイオード Ｄ１→ＶＦ＝０．６Ｖ ３．３Ｖ側 スイッチ ＦＥＴ２→４ＶでＯＮ,２ＶでＯＦＦ ゲート抵抗 Ｒ２＝３３ｋΩ ゲート・ソース間抵抗 Ｒ４＝２００ｋΩ ゲート・ソース間コンデンサＣ２＝０．１μＦ 電源をＯＮするとき、スイッチＦＥＴ１およびスイッチ
ＦＥＴ２がＯＮする時間を求めると、 Ｖ：スイッチのゲート・ソース間に加わる電圧［Ｖ］ Ｅ：電源ＯＮ／ＯＦＦ制御信号ＶＰＰと負荷回路間の等
価電圧［Ｖ］ Ｃ：ゲート・ソース間コンデンサ容量［μＦ］ Ｒ：等価ゲート抵抗［Ω］ ｔｏｎ＝−Ｃ・Ｒ・ｌｏｇe（Ｖ／Ｅ）［ｓ］・・・・・・・・・・（１） 等価ゲート抵抗Ｒは、 Ｒｇ ：ゲート抵抗 Ｒｇｓ：ゲート・ソース間抵抗 Ｒ＝Ｒｇ・Ｒｇｓ／（Ｒｇ＋Ｒｇｓ）［Ω］・・・・・・・・・・・（２） 電源ＯＮ／ＯＦＦ制御信号ＶＰＰと負荷回路間の等価電
圧は、 Ｅ’ ：電源ＯＮ時の電源ＯＮ／ＯＦＦ制御信号ＶＰＰ
の電圧［Ｖ］ ＶＣＣ：スイッチからの出力電圧［Ｖ］ Ｅ＝ＶＣＣ＋（Ｅ’−ＶＣＣ）・Ｒｇｓ／（Ｒｇ＋Ｒｇｓ） −ＶＣＣ・Ｒｇ／（Ｒｇ＋Ｒｇｓ）［Ｖ］・・・・・・・・・・（３） スイッチのゲート・ソース間に加わる電圧は、Ｖｏｎ：
スイッチがＯＮする電圧［Ｖ］ Ｖ＝ＶＣＣ＋Ｖｏｎ−ＶＣＣ・Ｒｇ／（Ｒｇ＋Ｒｇｓ）［Ｖ］・・・（４） スイッチがＯＦＦなので、スイッチからの出力電圧は、
ＶＣＣ＝０Ｖである。よって、（３），（４）式は、 Ｅ＝Ｅ’・Ｒｇｓ／（Ｒｇ＋Ｒｇｓ）［Ｖ｝・・・・・・・・・・・（５） Ｖ＝Ｖｏｎ［Ｖ］・・・・・・・・・・・・・・・・・・・・・・・（６） （１）式に（２），（５），（６）式を代入すると、
【００２５】
【数１】
【００２６】スイッチＦＥＴ１がＯＮする時間ｔ１を求
めると、電源ＯＮ／ＯＦＦ制御信号ＶＰＰとスイッチＦ
ＥＴ１との間にダイオードＤ１が接続されているため、
Ｅ’は、Ｅ’＝ＶＰＰ−ＶＦ［Ｖ］となる。また、ゲー
ト放電抵抗Ｒ５は、ゲート抵抗Ｒ１に比べて１０倍以上
大きいためゲート放電抵抗Ｒ５を無視すると、
めると、電源ＯＮ／ＯＦＦ制御信号ＶＰＰとスイッチＦ
ＥＴ１との間にダイオードＤ１が接続されているため、
Ｅ’は、Ｅ’＝ＶＰＰ−ＶＦ［Ｖ］となる。また、ゲー
ト放電抵抗Ｒ５は、ゲート抵抗Ｒ１に比べて１０倍以上
大きいためゲート放電抵抗Ｒ５を無視すると、
【００２７】
【数２】
【００２８】スイッチＦＥＴ２がＯＮする時間ｔ２は同
様に、
様に、
【００２９】
【数３】
【００３０】ｔ１＜ｔ２であるため、５ＶがＯＮしてか
ら３．３ＶがＯＮすることになる。電源をＯＦＦすると
き、スイッチＦＥＴ１とスイッチＦＥＴ２がＯＮする時
間を求めると、 ｔｏｆｆ＝−Ｃ・Ｒ・ｌｏｇe（Ｖ／Ｅ）［ｓ］・・・・・・・・・・（９） スイッチのゲート・ソース間に加わる電圧は、 Ｖｏｆｆ：スイッチがＯＦＦする電圧［Ｖ］ Ｖ＝ＶＣＣ＋Ｖｏｆｆ−ＶＣＣ・Ｒｇ／（Ｒｇ＋Ｒｇｓ）［Ｖ］・・・（１０） （９）式に（２），（３），（１０）式を代入すると、
ら３．３ＶがＯＮすることになる。電源をＯＦＦすると
き、スイッチＦＥＴ１とスイッチＦＥＴ２がＯＮする時
間を求めると、 ｔｏｆｆ＝−Ｃ・Ｒ・ｌｏｇe（Ｖ／Ｅ）［ｓ］・・・・・・・・・・（９） スイッチのゲート・ソース間に加わる電圧は、 Ｖｏｆｆ：スイッチがＯＦＦする電圧［Ｖ］ Ｖ＝ＶＣＣ＋Ｖｏｆｆ−ＶＣＣ・Ｒｇ／（Ｒｇ＋Ｒｇｓ）［Ｖ］・・・（１０） （９）式に（２），（３），（１０）式を代入すると、
【００３１】
【数４】
【００３２】スイッチＦＥＴ１がＯＦＦする時間ｔ３を
求めると、
求めると、
【００３３】
【数５】
【００３４】５Ｖ側は、遅延回路にダイオードＤ１が接
続されているためゲート・ソース間コンデンサの放電に
は、ゲート抵抗Ｒ１ではなく、ゲート放電用抵抗Ｒ５を
経由して電流が流れる。また、電源ＯＮ／ＯＦＦ制御信
号ＶＰＰとスイッチＦＥＴ１との間にダイオードＤ１が
接続されているため、Ｅ’＝ＶＰＰ−ＶＦ［Ｖ］とな
り、
続されているためゲート・ソース間コンデンサの放電に
は、ゲート抵抗Ｒ１ではなく、ゲート放電用抵抗Ｒ５を
経由して電流が流れる。また、電源ＯＮ／ＯＦＦ制御信
号ＶＰＰとスイッチＦＥＴ１との間にダイオードＤ１が
接続されているため、Ｅ’＝ＶＰＰ−ＶＦ［Ｖ］とな
り、
【００３５】
【数６】
【００３６】スイッチＦＥＴ２がＯＦＦする時間ｔ４は
同様に、
同様に、
【００３７】
【数７】
【００３８】ｔ３＞ｔ４であるため、３．３ＶがＯＦＦ
してから５ＶがＯＦＦすることになる。よって、図３の
ような電源ＯＮ／ＯＦＦシーケンスが守られていること
がわかる。
してから５ＶがＯＦＦすることになる。よって、図３の
ような電源ＯＮ／ＯＦＦシーケンスが守られていること
がわかる。
【００３９】図３は、上述した本発明の電源ＯＮ／ＯＦ
Ｆシーケンス回路におけるタイムチャートである。電源
スイッチＯＮの場合は、第１スイッチからの出力電圧が
先に立ち上がってから第２スイッチからの出力電圧がＯ
Ｎとなり、電源スイッチＯＦＦの場合は、第２スイッチ
からの出力電圧が先に立ち上がってから第２スイッチか
らの出力電圧がＯＦＦとなる。
Ｆシーケンス回路におけるタイムチャートである。電源
スイッチＯＮの場合は、第１スイッチからの出力電圧が
先に立ち上がってから第２スイッチからの出力電圧がＯ
Ｎとなり、電源スイッチＯＦＦの場合は、第２スイッチ
からの出力電圧が先に立ち上がってから第２スイッチか
らの出力電圧がＯＦＦとなる。
【００４０】
【発明の効果】本発明は、電源ＯＮ／ＯＦＦシーケンス
を制御する制御回路が無く、遅延回路のみで実現してい
る。従って、簡単な回路で構成されているためコスト的
に安価になるという効果がある。
を制御する制御回路が無く、遅延回路のみで実現してい
る。従って、簡単な回路で構成されているためコスト的
に安価になるという効果がある。
【００４１】また、本発明は、スイッチにＮ−チャンネ
ルＭＯＳＦＥＴを使用している。従って、スイッチでの
損出が少なく、電磁式リレースイッチのようなＯＮ／Ｏ
ＦＦ回路の制限やＯＮ／ＯＦＦ時のチャタリング発生が
ない。
ルＭＯＳＦＥＴを使用している。従って、スイッチでの
損出が少なく、電磁式リレースイッチのようなＯＮ／Ｏ
ＦＦ回路の制限やＯＮ／ＯＦＦ時のチャタリング発生が
ない。
【００４２】さらに、遅延回路により負荷への電源立ち
上がりをスロースターとしているため、負荷にコンデン
サなどの静電容量が接続されても電源ＯＮ時に発生する
突入電流を抑えることができる。
上がりをスロースターとしているため、負荷にコンデン
サなどの静電容量が接続されても電源ＯＮ時に発生する
突入電流を抑えることができる。
【００４３】またさらに、本発明のスイッチ回路では、
スイッチ回路を制御するための制御回路が不要であるた
め、スイッチ回路構成の簡易化が図れる。
スイッチ回路を制御するための制御回路が不要であるた
め、スイッチ回路構成の簡易化が図れる。
【図１】本発明の回路の構成を示すブロック図である。
【図２】本発明の実施例を示す回路図である。
【図３】本発明の実施例における電源ＯＮ／ＯＦＦ時の
タイムチャートである。
タイムチャートである。
【図４】従来の装置の構成を示すブロック図である。
【図５】従来の装置の電源ＯＮ／ＯＦＦ時のタイムチャ
ートである。
ートである。
１ 第１電源 ２ 第２電源 ３ 負荷回路 ４ 第１スイッチ ５ 第２スイッチ ６ 電源ＯＮ／ＯＦＦ制御信号 ７ 第１遅延回路 ８ 第２遅延回路 １０ 連動スイッチ １０ａ,１０ｂ スイッチ部 １１ 第１リレースイッチ １２ 第２リレースイッチ １３ 第１電源部第 １４ 第２電源部 １５ 第１リレースイッチ制御部 １６ 第２リレースイッチ制御部
Claims (5)
- 【請求項１】負荷回路に電力を供給する第１および第２
の電源と、 前記負荷回路と前記第１の電源との間に設けられた第１
のＦＥＴと、 前記負荷回路と前記第２の電源との間に設けられた第２
のＦＥＴと、 前記第１および第２のＦＥＴをオン状態にするための電
圧を供給する第３の電源と、 前記第１のＦＥＴのゲート・ソース間に設けられた第１
のコンデンサと、 前記第２のＦＥＴのゲート・ソース間に設けられた第２
のコンデンサと、 前記第１のＦＥＴのゲートと前記第３の電源との間に並
列に設けられたダイオードおよび第１の抵抗と、 前記ダイオードと前記第３の電源との間に設けられた第
２の抵抗と、 前記第２のＦＥＴのゲートと前記第３の電源との間に設
けられた第３の抵抗とを備え、 前記第３の電源が前記第１および第２のＦＥＴをオン状
態にするための電圧を供給している場合には、前記第２
の抵抗および前記第１のコンデンサからなる時定数は、
前記第３の抵抗および前記第２のコンデンサからなる時
定数よりも小さく、 前記第３の電源が電圧を供給していない場合には、前記
第１の抵抗および前記第１のコンデンサからなる時定数
は、前記第３の抵抗および前記第２のコンデンサからな
る時定数よりも大きくなるように、前記第１または第２
の抵抗と前記第１および第２のコンデンサとが選択され
ている ことを特徴とする電源ＯＮ／ＯＦＦシーケンス回
路。 - 【請求項２】前記第１および第２のＦＥＴを、電源ＯＮ
／ＯＦＦ制御信号によって制御することを特徴とする、
請求項１に記載の電源ＯＮ／ＯＦＦシーケンス回路。 - 【請求項３】前記電源ＯＮ／ＯＦＦ制御信号を、Ｎ−チ
ャネルＭＯＳＦＥＴを用いて送出することを特徴とす
る、請求項２に記載の電源ＯＮ−ＯＦＦシーケンス回
路。 - 【請求項４】前記電源ＯＮ／ＯＦＦシーケンス回路を実
現するために、前記電源ＯＮ／ＯＦＦ制御信号と前記第
１のＦＥＴとの間に、遅延時間を決定する時定数が電源
ＯＮ時と電源ＯＦＦ時とで異なる第１遅延回路を設けた
ことを特徴とする、請求項２または３に記載の電源ＯＮ
／ＯＦＦシーケンス回路。 - 【請求項５】前記電源ＯＮ／ＯＦＦシーケンス回路を実
現するために、前記電源ＯＮ／ＯＦＦ制御信号と前記第
２のＦＥＴとの間に、第２遅延回路を設けたことを特徴
とする、請求項２〜４のいずれかに記載の電源ＯＮ／Ｏ
ＦＦシーケンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08215615A JP3088298B2 (ja) | 1996-08-15 | 1996-08-15 | 電源ｏｎ／ｏｆｆシーケンス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08215615A JP3088298B2 (ja) | 1996-08-15 | 1996-08-15 | 電源ｏｎ／ｏｆｆシーケンス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1066259A JPH1066259A (ja) | 1998-03-06 |
| JP3088298B2 true JP3088298B2 (ja) | 2000-09-18 |
Family
ID=16675351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08215615A Expired - Fee Related JP3088298B2 (ja) | 1996-08-15 | 1996-08-15 | 電源ｏｎ／ｏｆｆシーケンス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3088298B2 (ja) |
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| JP5078193B2 (ja) * | 1999-12-17 | 2012-11-21 | 株式会社三洋物産 | 遊技機 |
| KR101123716B1 (ko) | 2005-09-16 | 2012-03-15 | 삼성전자주식회사 | 디스플레이장치 및 그 제어방법 |
| JP5303815B2 (ja) * | 2009-12-10 | 2013-10-02 | オンキヨー株式会社 | 電源制御回路 |
| CN102237675B (zh) * | 2010-04-26 | 2014-07-23 | 鸿富锦精密工业（深圳）有限公司 | 电子装置 |
| CN102749856B (zh) * | 2012-05-30 | 2016-04-20 | 曙光信息产业(北京)有限公司 | 一种上电时序控制电路和方法 |
| JP6468758B2 (ja) * | 2014-08-27 | 2019-02-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| WO2021117669A1 (ja) * | 2019-12-10 | 2021-06-17 | 日立Astemo株式会社 | 電動モータの駆動装置 |
-
1996
- 1996-08-15 JP JP08215615A patent/JP3088298B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1066259A (ja) | 1998-03-06 |
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