JP3062164B2 - 半導体出力回路およびアイドリング電流の制御方法 - Google Patents
半導体出力回路およびアイドリング電流の制御方法Info
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- JP3062164B2 JP3062164B2 JP10342316A JP34231698A JP3062164B2 JP 3062164 B2 JP3062164 B2 JP 3062164B2 JP 10342316 A JP10342316 A JP 10342316A JP 34231698 A JP34231698 A JP 34231698A JP 3062164 B2 JP3062164 B2 JP 3062164B2
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Description
【0001】
【発明の属する技術分野】この発明は、アナログ集積回
路等に用いられる半導体出力回路およびアイドリング電
流の制御方法に関する。
路等に用いられる半導体出力回路およびアイドリング電
流の制御方法に関する。
【0002】
【従来の技術】半導体出力回路の一例として、バイポー
ラ回路を用いた出力レベルが変化する出力回路で出力信
号を低インピーダンスで出力し、出力信号を効率よく伝
達させる構成がある。
ラ回路を用いた出力レベルが変化する出力回路で出力信
号を低インピーダンスで出力し、出力信号を効率よく伝
達させる構成がある。
【0003】このような半導体出力回路は、一般的に差
動回路とエミッタフォロワ回路で構成されており、アイ
ドリング電流が定電流源で固定された形になっている。
即ち、半導体のばらつきや使用条件を考慮してアイドリ
ング電流を決定している。
動回路とエミッタフォロワ回路で構成されており、アイ
ドリング電流が定電流源で固定された形になっている。
即ち、半導体のばらつきや使用条件を考慮してアイドリ
ング電流を決定している。
【0004】ところが近年、半導体集積回路に対する低
消費電力化することがますます強く要求されている。こ
の要求に応えるために、近年のプロセスの高速化によっ
て、LSI(Large Scale Integratd circuit:大規
模集積回路)内部の回路電流は少なくなってきている。
消費電力化することがますます強く要求されている。こ
の要求に応えるために、近年のプロセスの高速化によっ
て、LSI(Large Scale Integratd circuit:大規
模集積回路)内部の回路電流は少なくなってきている。
【0005】また、例えば携帯電話等の移動体通信用の
デバイスの分野では、未使用時には回路電流を節減する
パワーセーブ端子を持つIC(Integratd Circuit:集
積回路)が提案されている。
デバイスの分野では、未使用時には回路電流を節減する
パワーセーブ端子を持つIC(Integratd Circuit:集
積回路)が提案されている。
【0006】しかしながら、出力回路として用いられる
エミッタフォロワ回路には、最大出力レベルに応じた一
定のアイドリング電流が常に流れる設計になっており、
現状では無視できない状態にある。
エミッタフォロワ回路には、最大出力レベルに応じた一
定のアイドリング電流が常に流れる設計になっており、
現状では無視できない状態にある。
【0007】
【発明が解決しようとする課題】図7は、こういった従
来技術の出力回路の構成例を示す接続図である。この図
では、差動回路をトランジスタQ1、Q2によって構成
し、互いに逆相の信号が供給される入力端子Vin1 、V
in2 が各々トランジスタQ1、Q2のベース電極に接続
され、トランジスタQ1、Q2のエミッタ電極に接続さ
れた定電流源IF1によって差動回路の動作電流を決定
している。
来技術の出力回路の構成例を示す接続図である。この図
では、差動回路をトランジスタQ1、Q2によって構成
し、互いに逆相の信号が供給される入力端子Vin1 、V
in2 が各々トランジスタQ1、Q2のベース電極に接続
され、トランジスタQ1、Q2のエミッタ電極に接続さ
れた定電流源IF1によって差動回路の動作電流を決定
している。
【0008】また、トランジスタQ1、Q2のコレクタ
電極は、各々抵抗R1、R2を介してVccに接続さ
れ、これら抵抗R1、R2が負荷抵抗を形成している。
そしてトランジスタQ2のコレクタ電極は、等価回路上
コレクタ接地のトランジスタQ3のベース電極に接続さ
れている。
電極は、各々抵抗R1、R2を介してVccに接続さ
れ、これら抵抗R1、R2が負荷抵抗を形成している。
そしてトランジスタQ2のコレクタ電極は、等価回路上
コレクタ接地のトランジスタQ3のベース電極に接続さ
れている。
【0009】トランジスタQ3のエミッタ電極は出力端
子Vout とトランジスタQ4のコレクタ電極に接続さ
れ、出力端子Vout から信号が出力される。またトラン
ジスタQ4のエミッタ電極は抵抗R3を介して接地電位
GNDに接続されている。そして、このトランジスタQ
4のベース電極は内部電源VF1に接続されるため、ア
イドリング電流Io は常に一定となってしまう。
子Vout とトランジスタQ4のコレクタ電極に接続さ
れ、出力端子Vout から信号が出力される。またトラン
ジスタQ4のエミッタ電極は抵抗R3を介して接地電位
GNDに接続されている。そして、このトランジスタQ
4のベース電極は内部電源VF1に接続されるため、ア
イドリング電流Io は常に一定となってしまう。
【0010】このトランジスタQ3とトランジスタQ4
に流れるアイドリング電流Io は、負荷抵抗をRo とす
ると、 Io =Vout /Ro ・・・(1) のように計算される。即ち、トランジスタQ4のベース
−エミッタ間電圧をVbeとすると、 Io =(VF1−Vbe)/R3 ・・・(1') となるが、VF1は一定であるためアイドリング電流と
して常に一定値の電流が流れるという動作になる。
に流れるアイドリング電流Io は、負荷抵抗をRo とす
ると、 Io =Vout /Ro ・・・(1) のように計算される。即ち、トランジスタQ4のベース
−エミッタ間電圧をVbeとすると、 Io =(VF1−Vbe)/R3 ・・・(1') となるが、VF1は一定であるためアイドリング電流と
して常に一定値の電流が流れるという動作になる。
【0011】このように、アイドリング電流は出力信号
レベルに関係なく一定であるので、設計時には使用条件
や製造条件に基づいて最大出力条件でアイドリング電流
を決定せざるを得ない。
レベルに関係なく一定であるので、設計時には使用条件
や製造条件に基づいて最大出力条件でアイドリング電流
を決定せざるを得ない。
【0012】さらに、常にアイドリング電流が流れてい
るため、出力レベルが変化しても常に最大出力条件のア
イドリング電流を流し続けることになる。従って、この
ような出力回路が複数存在する場合、装置全体の電流に
対する割合が無視できないという問題もある。
るため、出力レベルが変化しても常に最大出力条件のア
イドリング電流を流し続けることになる。従って、この
ような出力回路が複数存在する場合、装置全体の電流に
対する割合が無視できないという問題もある。
【0013】この発明は、このような背景の下になされ
たもので、簡単な構成で消費電力を増大させずに最大出
力定格を大きくすることができる半導体出力回路および
アイドリング電流の制御方法を提供することを目的とし
ている。
たもので、簡単な構成で消費電力を増大させずに最大出
力定格を大きくすることができる半導体出力回路および
アイドリング電流の制御方法を提供することを目的とし
ている。
【0014】
【課題を解決するための手段】請求項1に記載の半導体
出力回路は、互いのエミッタ電極同士が接続された第1
のトランジスタ(101)と第2のトランジスタ(10
2)とからなり当該第1のトランジスタと第2のトラン
ジスタのエミッタ電極が定電流源(501)に接続され
る差動回路と、前記第1のトランジスタのコレクタ電極
または前記第2のトランジスタのコレクタ電極から第1
の負荷(202)を介して取り出される信号を電流増幅
するバッファ(103)と、前記バッファのエミッタ側
の出力端に接続され前記電流増幅された信号電流(Io
)を制御する第3のトランジスタ(104)によって
電圧信号(Vout )を取り出す第2の負荷と、前記差動
回路に供給される入力信号(Vin1 、Vin2 、Vin)に
よって前記第1のトランジスタと第2のトランジスタの
エミッタ電極に現れる電圧を平滑して第1のバイアス電
圧(Vbias+ΔV)として前記第3のトランジスタ(1
04)のベース電極に供給するバイアス設定手段(1
0、10a、10b)とを具備することを特徴とする。
また、前記バイアス設定手段は、前記入力信号の絶対値
信号が重畳された所定電圧の第2のバイアス電圧(Va
+|Vin|)を所定の比率で分圧した前記第1のバイア
ス電圧を前記第3のトランジスタのベース電極に供給す
るようにすることができる。また、前記バイアス設定手
段は、前記第2のバイアス電圧を電流化する第4のトラ
ンジスタ(110)と、前記第4のトランジスタの出力
電流に比例したバイアス電流を出力するカレントミラー
回路(20)とを有し、前記バイアス電流に比例した前
記第1のバイアス電圧を前記第3のトランジスタのベー
ス電極に供給するようにすることができる。請求項4に
記載のアイドリング電流の制御方法は、互いのエミッタ
電極同士が接続された第1のトランジスタと第2のトラ
ンジスタとからなり当該第1のトランジスタと第2のト
ランジスタのエミッタ電極が定電流源に接続された差動
回路に入力信号を供給し、前記第1のトランジスタのコ
レクタ電極または前記第2のトランジスタのコレクタ電
極から第1の負荷を介して取り出される信号をバッファ
によって電流増幅し、前記バッファによって増幅された
信号電流を第3のトランジスタによって制御するととも
に、当該バッファのエミッタ側の出力端に接続された第
2の負荷によって電圧信号として取り出し、前記差動回
路に供給される入力信号によって前記第1のトランジス
タと第2のトランジスタのエミッタ電極に現れる電圧を
平滑するとともに、第1のバイアス電圧として前記第3
のトランジスタのベース電極に供給することを特徴とす
る。また、前記入力信号の絶対値信号が重畳された所定
電圧の第2のバイアス電圧を所定の比率で分圧した前記
第1のバイアス電圧を前記第3のトランジスタのベース
電極に供給するようにすることができる。
出力回路は、互いのエミッタ電極同士が接続された第1
のトランジスタ(101)と第2のトランジスタ(10
2)とからなり当該第1のトランジスタと第2のトラン
ジスタのエミッタ電極が定電流源(501)に接続され
る差動回路と、前記第1のトランジスタのコレクタ電極
または前記第2のトランジスタのコレクタ電極から第1
の負荷(202)を介して取り出される信号を電流増幅
するバッファ(103)と、前記バッファのエミッタ側
の出力端に接続され前記電流増幅された信号電流(Io
)を制御する第3のトランジスタ(104)によって
電圧信号(Vout )を取り出す第2の負荷と、前記差動
回路に供給される入力信号(Vin1 、Vin2 、Vin)に
よって前記第1のトランジスタと第2のトランジスタの
エミッタ電極に現れる電圧を平滑して第1のバイアス電
圧(Vbias+ΔV)として前記第3のトランジスタ(1
04)のベース電極に供給するバイアス設定手段(1
0、10a、10b)とを具備することを特徴とする。
また、前記バイアス設定手段は、前記入力信号の絶対値
信号が重畳された所定電圧の第2のバイアス電圧(Va
+|Vin|)を所定の比率で分圧した前記第1のバイア
ス電圧を前記第3のトランジスタのベース電極に供給す
るようにすることができる。また、前記バイアス設定手
段は、前記第2のバイアス電圧を電流化する第4のトラ
ンジスタ(110)と、前記第4のトランジスタの出力
電流に比例したバイアス電流を出力するカレントミラー
回路(20)とを有し、前記バイアス電流に比例した前
記第1のバイアス電圧を前記第3のトランジスタのベー
ス電極に供給するようにすることができる。請求項4に
記載のアイドリング電流の制御方法は、互いのエミッタ
電極同士が接続された第1のトランジスタと第2のトラ
ンジスタとからなり当該第1のトランジスタと第2のト
ランジスタのエミッタ電極が定電流源に接続された差動
回路に入力信号を供給し、前記第1のトランジスタのコ
レクタ電極または前記第2のトランジスタのコレクタ電
極から第1の負荷を介して取り出される信号をバッファ
によって電流増幅し、前記バッファによって増幅された
信号電流を第3のトランジスタによって制御するととも
に、当該バッファのエミッタ側の出力端に接続された第
2の負荷によって電圧信号として取り出し、前記差動回
路に供給される入力信号によって前記第1のトランジス
タと第2のトランジスタのエミッタ電極に現れる電圧を
平滑するとともに、第1のバイアス電圧として前記第3
のトランジスタのベース電極に供給することを特徴とす
る。また、前記入力信号の絶対値信号が重畳された所定
電圧の第2のバイアス電圧を所定の比率で分圧した前記
第1のバイアス電圧を前記第3のトランジスタのベース
電極に供給するようにすることができる。
【0015】本発明では、出力レベルに応じたアイドリ
ング電流を流すように設定することが可能な回路を付加
した半導体出力回路を簡単な構成で実現している。
ング電流を流すように設定することが可能な回路を付加
した半導体出力回路を簡単な構成で実現している。
【0016】
【発明の実施の形態】A.第1の実施の形態 以下に、本発明について説明する。図1は、本発明の第
1の実施の形態にかかる半導体出力回路の構成を示す接
続図である。この図において、トランジスタ101およ
び102はトランジスタであり、差動回路を構成してい
る。301および302は入力端子であり、互いに逆相
の入力信号Vin1 、Vin2 が供給される。
1の実施の形態にかかる半導体出力回路の構成を示す接
続図である。この図において、トランジスタ101およ
び102はトランジスタであり、差動回路を構成してい
る。301および302は入力端子であり、互いに逆相
の入力信号Vin1 、Vin2 が供給される。
【0017】入力信号Vin1 、Vin2 はそれぞれトラン
ジスタ101、102のベース電極に入力される。トラ
ンジスタ101のとトランジスタ102のエミッタ電極
は、トランジスタ110のベース電極と定電流源501
を介して接地電位GNDとに接続され、これによって差
動回路の動作電流を決定している。
ジスタ101、102のベース電極に入力される。トラ
ンジスタ101のとトランジスタ102のエミッタ電極
は、トランジスタ110のベース電極と定電流源501
を介して接地電位GNDとに接続され、これによって差
動回路の動作電流を決定している。
【0018】また、トランジスタ101および102の
コレクタ電極は、各々抵抗201あるいは抵抗202を
介して電源電位Vccに接続され、これら抵抗201お
よび抵抗202が負荷抵抗を形成している。そしてトラ
ンジスタ102のコレクタ電極は、等価回路上コレクタ
接地のトランジスタ13のベース電極に接続されてい
る。
コレクタ電極は、各々抵抗201あるいは抵抗202を
介して電源電位Vccに接続され、これら抵抗201お
よび抵抗202が負荷抵抗を形成している。そしてトラ
ンジスタ102のコレクタ電極は、等価回路上コレクタ
接地のトランジスタ13のベース電極に接続されてい
る。
【0019】トランジスタ103のエミッタ電極は出力
端子303とトランジスタ104のコレクタ電極とに接
続され、出力端子303から信号Vout が出力される。
また、トランジスタ104のエミッタ電極は抵抗103
を介して接地電位GNDに接続されている。
端子303とトランジスタ104のコレクタ電極とに接
続され、出力端子303から信号Vout が出力される。
また、トランジスタ104のエミッタ電極は抵抗103
を介して接地電位GNDに接続されている。
【0020】上述のトランジスタ110は、コレクタ電
極が電源電位Vccに接続され、またエミッタ電極は抵
抗210ならびに抵抗211を介して接地電位GNDに
接続されている。また抵抗211には並列にコンデンサ
410が接続され、抵抗210と抵抗211との接続点
がトランジスタ104のベース電極に接続されている。
極が電源電位Vccに接続され、またエミッタ電極は抵
抗210ならびに抵抗211を介して接地電位GNDに
接続されている。また抵抗211には並列にコンデンサ
410が接続され、抵抗210と抵抗211との接続点
がトランジスタ104のベース電極に接続されている。
【0021】これらトランジスタ110および抵抗21
0、抵抗211そしてコンデンサ410によって、レベ
ル検出回路10が形成されている。このレベル検出回路
10は、トランジスタ101とトランジスタ102との
差動回路の各エミッタ電極のレベルを検出し、トランジ
スタ104のエミッタフォロワ回路の直流バイアスに変
換する。
0、抵抗211そしてコンデンサ410によって、レベ
ル検出回路10が形成されている。このレベル検出回路
10は、トランジスタ101とトランジスタ102との
差動回路の各エミッタ電極のレベルを検出し、トランジ
スタ104のエミッタフォロワ回路の直流バイアスに変
換する。
【0022】入力信号Vin1 およびVin2 は、トランジ
スタ101とトランジスタ102、抵抗201および2
02ならびに定電流源501から構成される差動回路に
よって増幅され、トランジスタ103を介して出力され
る。
スタ101とトランジスタ102、抵抗201および2
02ならびに定電流源501から構成される差動回路に
よって増幅され、トランジスタ103を介して出力され
る。
【0023】差動回路を構成するトランジスタ101、
102のエミッタ電極には、互いに逆相の入力信号V
in1 およびVin2 を全波整流した波形の信号|Vin|が
直流バイアスVaに重畳されて現れる(詳細については
公知であるので、省略する)。
102のエミッタ電極には、互いに逆相の入力信号V
in1 およびVin2 を全波整流した波形の信号|Vin|が
直流バイアスVaに重畳されて現れる(詳細については
公知であるので、省略する)。
【0024】この信号Va+|Vin|は、トランジスタ
110を介して抵抗210に供給され、供給された信号
は、抵抗210および211ならびにコンデンサ410
によって構成されるフィルタ回路で直流バイアスVbias
に変換される。
110を介して抵抗210に供給され、供給された信号
は、抵抗210および211ならびにコンデンサ410
によって構成されるフィルタ回路で直流バイアスVbias
に変換される。
【0025】この直流バイアスVbiasがトランジスタ1
04のベース電極に印加され、アイドリング電流Io が
決定される。従って本実施の形態では、出力レベルに応
じてアイドリング電流Io が変化することになる。
04のベース電極に印加され、アイドリング電流Io が
決定される。従って本実施の形態では、出力レベルに応
じてアイドリング電流Io が変化することになる。
【0026】以下に、入力信号Vinが供給された場合
の、出力レベルに応じてアイドリング電流が変化する動
作を説明する。なお、差動回路の電圧増幅度をAとする
と、入力信号Vinの値と信号Vout の値とは、 Vout =A×Vin ・・・(2) のように表され、比例関係がある。
の、出力レベルに応じてアイドリング電流が変化する動
作を説明する。なお、差動回路の電圧増幅度をAとする
と、入力信号Vinの値と信号Vout の値とは、 Vout =A×Vin ・・・(2) のように表され、比例関係がある。
【0027】図2は、本実施の形態における各部の信号
の様子を示す波形図であり、図2(a)は入力信号Vin
が極めて小さい場合を示し、図2(b)は入力信号Vin
が比較的大きい場合を示している。
の様子を示す波形図であり、図2(a)は入力信号Vin
が極めて小さい場合を示し、図2(b)は入力信号Vin
が比較的大きい場合を示している。
【0028】交流の入力信号Vinがトランジスタ101
および102からなる差動回路に入力されると、トラン
ジスタ101ならびに102のエミッタ電極には図2
(a)および図2(b)に示すように全波整流波形の信
号|Vin|が発生する。
および102からなる差動回路に入力されると、トラン
ジスタ101ならびに102のエミッタ電極には図2
(a)および図2(b)に示すように全波整流波形の信
号|Vin|が発生する。
【0029】この信号|Vin|は、出力信号に比例した
波形となる。従ってこの信号を平滑化し、抵抗210お
よび211ならびにコンデンサ410により構成される
フィルタ回路によって直流バイアスVbiasを生成する。
波形となる。従ってこの信号を平滑化し、抵抗210お
よび211ならびにコンデンサ410により構成される
フィルタ回路によって直流バイアスVbiasを生成する。
【0030】まず図2(a)に示すように出力信号が極
めて小さい場合、入力信号も小さくなる。この時、抵抗
210および抵抗211の抵抗値を各々R10あるいは
R11、トランジスタ110のベース−エミッタ間電圧
をVbe110 とすると、直流バイアスVbiasと直流バイア
スVaとの間の関係は、次のように表される。
めて小さい場合、入力信号も小さくなる。この時、抵抗
210および抵抗211の抵抗値を各々R10あるいは
R11、トランジスタ110のベース−エミッタ間電圧
をVbe110 とすると、直流バイアスVbiasと直流バイア
スVaとの間の関係は、次のように表される。
【0031】
【数1】
【0032】これより、抵抗203の抵抗値をR3、ト
ランジスタ104のベース−エミッタ間電圧をVbe104
とすると、アイドリング電流Io は、次のようになる。
ランジスタ104のベース−エミッタ間電圧をVbe104
とすると、アイドリング電流Io は、次のようになる。
【0033】
【数2】
【0034】次に図2(b)に示すように出力信号が比
較的大きい場合、入力信号も大きくなる。この時の直流
バイアスVbiasと直流バイアスVaとの間の関係は、次
のように表される。
較的大きい場合、入力信号も大きくなる。この時の直流
バイアスVbiasと直流バイアスVaとの間の関係は、次
のように表される。
【0035】
【数3】
【0036】ここでΔVacは全波整流波形の実効値(平
均値)である。一方ΔVはΔVacの変化分でであり、出
力信号に対して比例関係にある。この時、アイドリング
電流Io は、
均値)である。一方ΔVはΔVacの変化分でであり、出
力信号に対して比例関係にある。この時、アイドリング
電流Io は、
【0037】
【数4】
【0038】となる。ΔIはΔVに対する電流分であ
り、Vout の変化分になる。
り、Vout の変化分になる。
【0039】図3は、本実施の形態における出力の信号
Vout の値に対するアイドリング電流Io の値の様子を
示す特性図である。図中の破線は、アイドリング電流を
固定した場合を示している。
Vout の値に対するアイドリング電流Io の値の様子を
示す特性図である。図中の破線は、アイドリング電流を
固定した場合を示している。
【0040】B.第2の実施の形態 図4は、本発明の第2の実施の形態にかかる半導体出力
回路の構成を示す接続図である。なおこの図4におい
て、図1に示す各部と対応する部分には同一の符号を付
し、その説明は省略する。
回路の構成を示す接続図である。なおこの図4におい
て、図1に示す各部と対応する部分には同一の符号を付
し、その説明は省略する。
【0041】本実施の形態では、差動回路の各トランジ
スタ102、102のエミッタ電極に生じる全波整流波
形信号は、トランジスタ110のベース電極に印加され
て電流に変換される。
スタ102、102のエミッタ電極に生じる全波整流波
形信号は、トランジスタ110のベース電極に印加され
て電流に変換される。
【0042】トランジスタ110によって変換された電
流信号は、カレントミラー回路20を介して抵抗211
およびコンデンサ410から構成されるフィルタ回路に
よって平滑化され、直流バイアスとなる。このように本
実施の形態は、より低電圧で動作可能な構成となってい
る。
流信号は、カレントミラー回路20を介して抵抗211
およびコンデンサ410から構成されるフィルタ回路に
よって平滑化され、直流バイアスとなる。このように本
実施の形態は、より低電圧で動作可能な構成となってい
る。
【0043】本実施の形態において、カレントミラー回
路20の電流比をnとし、抵抗210および抵抗211
の抵抗値を各々R10あるいはR11、トランジスタ1
10のベース−エミッタ間電圧をVbe110 とすると、直
流バイアスVbiasと直流バイアスVaとの間の関係は、
次のように表される。
路20の電流比をnとし、抵抗210および抵抗211
の抵抗値を各々R10あるいはR11、トランジスタ1
10のベース−エミッタ間電圧をVbe110 とすると、直
流バイアスVbiasと直流バイアスVaとの間の関係は、
次のように表される。
【0044】
【数5】
【0045】これにより、抵抗203の抵抗値をR3、
トランジスタ104のベース−エミッタ間電圧をV
be104 とすると、アイドリング電流Io は、次のように
なる。
トランジスタ104のベース−エミッタ間電圧をV
be104 とすると、アイドリング電流Io は、次のように
なる。
【0046】
【数6】
【0047】次に、出力信号が比較的大きい場合は入力
信号も大きくなる。この時の直流バイアスVbiasと直流
バイアスVaとの間の関係は、次のように表される。
信号も大きくなる。この時の直流バイアスVbiasと直流
バイアスVaとの間の関係は、次のように表される。
【0048】
【数7】
【0049】ここでΔVacは全波整流波形の実効値(平
均値)である。一方ΔVはΔVacの変化分であり、出力
信号に対して比例関係にある。この時、アイドリング電
流Io は、
均値)である。一方ΔVはΔVacの変化分であり、出力
信号に対して比例関係にある。この時、アイドリング電
流Io は、
【0050】
【数8】
【0051】となる。ΔIはΔVに対する電流分であ
り、Vout の変化分になる。
り、Vout の変化分になる。
【0052】図5は、本実施の形態における出力の信号
Vout の値に対するアイドリング電流Io の値の様子を
示す特性図である。図中の破線は、アイドリング電流を
固定した場合、また一点鎖線はカレントミラー回路20
を設けない場合を示している。この図から、上述の
(9)式においてミラー回路20がn倍の増幅度を持つ
ため、小さな信号レベルに対しても対応し得ることがわ
かる。本実施の形態では、カレントミラー回路を用いた
ことにより、Vaが1[V]程度の電圧でも動作するこ
とが可能である。
Vout の値に対するアイドリング電流Io の値の様子を
示す特性図である。図中の破線は、アイドリング電流を
固定した場合、また一点鎖線はカレントミラー回路20
を設けない場合を示している。この図から、上述の
(9)式においてミラー回路20がn倍の増幅度を持つ
ため、小さな信号レベルに対しても対応し得ることがわ
かる。本実施の形態では、カレントミラー回路を用いた
ことにより、Vaが1[V]程度の電圧でも動作するこ
とが可能である。
【0053】C.第3の実施の形態 図6は、本発明の第3の実施の形態にかかる半導体出力
回路の構成を示す接続図である。なおこの図6において
も、図1あるいは図4に示す各部と対応する部分には同
一の符号を付し、その説明は省略する。
回路の構成を示す接続図である。なおこの図6において
も、図1あるいは図4に示す各部と対応する部分には同
一の符号を付し、その説明は省略する。
【0054】差動回路を構成するトランジスタ101、
102のエミッタ電極に現れる全波整流波形信号は、ト
ランジスタ110のベース電極に印加されて電流に変換
される。このトランジスタ110のコレクタ電極はコン
デンサ412を介してVcc電位に接続されるととも
に、カレントミラー回路の入力端子に接続される。
102のエミッタ電極に現れる全波整流波形信号は、ト
ランジスタ110のベース電極に印加されて電流に変換
される。このトランジスタ110のコレクタ電極はコン
デンサ412を介してVcc電位に接続されるととも
に、カレントミラー回路の入力端子に接続される。
【0055】カレントミラー回路20の出力端子は、ト
ランジスタ104のベース電極に接続されるとともに、
抵抗211を介して接地電位GNDに接続されている。
またトランジスタ104のベース電極には、コンデンサ
411を介してトランジスタ101のコレクタ電極が接
続されている。
ランジスタ104のベース電極に接続されるとともに、
抵抗211を介して接地電位GNDに接続されている。
またトランジスタ104のベース電極には、コンデンサ
411を介してトランジスタ101のコレクタ電極が接
続されている。
【0056】この例では、出力側のトランジスタ103
とトランジスタ104とによってプッシュプル回路を形
成している。即ち本実施の形態によれば、プッシュプル
回路のアイドリング電流を制御するすることも可能であ
る。なおこの図6の動作については図4と同等であるの
で、説明は省略する。
とトランジスタ104とによってプッシュプル回路を形
成している。即ち本実施の形態によれば、プッシュプル
回路のアイドリング電流を制御するすることも可能であ
る。なおこの図6の動作については図4と同等であるの
で、説明は省略する。
【0057】なお上述の各実施の形態では、構成するト
ランジスタおよびカレントミラー回路等に用いられるト
ランジスタとしてNPNトランジスタを示しているが、
これらをPNPトランジスタあるいはNPNトランジス
タとPNPトランジスタとによって構成してもよい。ま
た各実施の形態は信号の周波数には依存せず、低周波回
路あるいは高周波回路の何れにあっても適用可能であ
る。
ランジスタおよびカレントミラー回路等に用いられるト
ランジスタとしてNPNトランジスタを示しているが、
これらをPNPトランジスタあるいはNPNトランジス
タとPNPトランジスタとによって構成してもよい。ま
た各実施の形態は信号の周波数には依存せず、低周波回
路あるいは高周波回路の何れにあっても適用可能であ
る。
【0058】
【発明の効果】以上説明したように、この発明によれ
ば、互いのエミッタ電極同士が接続された第1のトラン
ジスタと第2のトランジスタとからなり第1のトランジ
スタと第2のトランジスタのエミッタ電極が定電流源に
接続された差動回路に入力信号を供給し、第1のトラン
ジスタのコレクタ電極または第2のトランジスタのコレ
クタ電極から第1の負荷を介して取り出される信号をバ
ッファによって電流増幅し、バッファによって増幅され
た信号電流をバッファのエミッタ側の出力端に接続され
た第2の負荷によって電圧信号として取り出し、差動回
路に供給される入力信号のレベルに応じてバッファの出
力端に与えられる第1のバイアス電圧を設定する。ま
た、第1のトランジスタと第2のトランジスタのエミッ
タ電極に現れる入力信号の絶対値信号成分を平滑化し、
エミッタ電極に抵抗が接続され信号電流を制御する第3
のトランジスタから構成される第2の負荷における第3
のトランジスタのベース電極に供給する。また、入力信
号の絶対値信号が重畳された所定電圧の第2のバイアス
電圧を所定の比率で分圧した第1のバイアス電圧を第3
のトランジスタのベース電極に供給する。また、第4の
トランジスタによって第2のバイアス電圧を電流化し、
カレントミラー回路によって第4のトランジスタの出力
電流に比例したバイアス電流を生成し、バイアス電流に
比例した第1のバイアス電圧を第3のトランジスタのベ
ース電極に供給するので、簡単な構成で消費電力を増大
させずに最大出力定格を大きくすることができる半導体
出力回路およびアイドリング電流の制御方法が実現可能
であるという効果が得られる。
ば、互いのエミッタ電極同士が接続された第1のトラン
ジスタと第2のトランジスタとからなり第1のトランジ
スタと第2のトランジスタのエミッタ電極が定電流源に
接続された差動回路に入力信号を供給し、第1のトラン
ジスタのコレクタ電極または第2のトランジスタのコレ
クタ電極から第1の負荷を介して取り出される信号をバ
ッファによって電流増幅し、バッファによって増幅され
た信号電流をバッファのエミッタ側の出力端に接続され
た第2の負荷によって電圧信号として取り出し、差動回
路に供給される入力信号のレベルに応じてバッファの出
力端に与えられる第1のバイアス電圧を設定する。ま
た、第1のトランジスタと第2のトランジスタのエミッ
タ電極に現れる入力信号の絶対値信号成分を平滑化し、
エミッタ電極に抵抗が接続され信号電流を制御する第3
のトランジスタから構成される第2の負荷における第3
のトランジスタのベース電極に供給する。また、入力信
号の絶対値信号が重畳された所定電圧の第2のバイアス
電圧を所定の比率で分圧した第1のバイアス電圧を第3
のトランジスタのベース電極に供給する。また、第4の
トランジスタによって第2のバイアス電圧を電流化し、
カレントミラー回路によって第4のトランジスタの出力
電流に比例したバイアス電流を生成し、バイアス電流に
比例した第1のバイアス電圧を第3のトランジスタのベ
ース電極に供給するので、簡単な構成で消費電力を増大
させずに最大出力定格を大きくすることができる半導体
出力回路およびアイドリング電流の制御方法が実現可能
であるという効果が得られる。
【図1】本発明の第1の実施の形態にかかる半導体出力
回路の構成を示す接続図である。
回路の構成を示す接続図である。
【図2】同実施の形態における各部の信号の様子を示す
波形図である。
波形図である。
【図3】同実施の形態における出力の信号Vout の値に
対するアイドリング電流Io の値の様子を示す特性図で
ある。
対するアイドリング電流Io の値の様子を示す特性図で
ある。
【図4】本発明の第2の実施の形態にかかる半導体出力
回路の構成を示す接続図である。
回路の構成を示す接続図である。
【図5】同実施の形態における出力の信号Vout の値に
対するアイドリング電流Io の値の様子を示す特性図で
ある。
対するアイドリング電流Io の値の様子を示す特性図で
ある。
【図6】本発明の第3の実施の形態にかかる半導体出力
回路の構成を示す接続図である。
回路の構成を示す接続図である。
【図7】従来技術の出力回路の構成例を示す接続図であ
る。
る。
10、10a、10b レベル検出回路(出力バイアス
設定手段) 20 カレントミラー回路 101 トランジスタ(第1のトランジスタ) 102 トランジスタ(第2のトランジスタ) 103 トランジスタ(バッファ) 104 トランジスタ(第3のトランジスタ) 110 トランジスタ(第4のトランジスタ) 201 抵抗 202 抵抗(第1の負荷) 203 抵抗 210、211 抵抗(平滑手段) 301、302 入力端子 303 出力端子 410、412 コンデンサ(平滑手段) 411 コンデンサ 501 低電流源 GND 接地電位 Io アイドリング電流(信号電流) Va 直流バイアス Vbe104 、Vbe110 ベースエミッタ間電圧 Vbias 直流バイアス Vcc 電源電位 Vin、Vin1 、Vin2 入力信号 Vout 信号(電圧信号)
設定手段) 20 カレントミラー回路 101 トランジスタ(第1のトランジスタ) 102 トランジスタ(第2のトランジスタ) 103 トランジスタ(バッファ) 104 トランジスタ(第3のトランジスタ) 110 トランジスタ(第4のトランジスタ) 201 抵抗 202 抵抗(第1の負荷) 203 抵抗 210、211 抵抗(平滑手段) 301、302 入力端子 303 出力端子 410、412 コンデンサ(平滑手段) 411 コンデンサ 501 低電流源 GND 接地電位 Io アイドリング電流(信号電流) Va 直流バイアス Vbe104 、Vbe110 ベースエミッタ間電圧 Vbias 直流バイアス Vcc 電源電位 Vin、Vin1 、Vin2 入力信号 Vout 信号(電圧信号)
Claims (6)
- 【請求項1】 互いのエミッタ電極同士が接続された第
1のトランジスタ(101)と第2のトランジスタ(1
02)とからなり当該第1のトランジスタと第2のトラ
ンジスタのエミッタ電極が定電流源(501)に接続さ
れる差動回路と、 前記第1のトランジスタのコレクタ電極または前記第2
のトランジスタのコレクタ電極から第1の負荷(20
2)を介して取り出される信号を電流増幅するバッファ
(103)と、 前記バッファのエミッタ側の出力端に接続され前記電流
増幅された信号電流(Io )を制御する第3のトランジ
スタ(104)によって電圧信号(Vout )を取り出す
第2の負荷と、 前記差動回路に供給される入力信号(Vin1 、Vin2 、
Vin)によって前記第1のトランジスタと第2のトラン
ジスタのエミッタ電極に現れる電圧を平滑して第1のバ
イアス電圧(Vbias+ΔV)として前記第3のトランジ
スタ(104)のベース電極に供給するバイアス設定手
段(10、10a、10b)とを具備することを特徴と
する半導体出力回路。 - 【請求項2】 前記バイアス設定手段は、 前記入力信号の絶対値信号が重畳された所定電圧の第2
のバイアス電圧(Va+|Vin|)を所定の比率で分圧
した前記第1のバイアス電圧を前記第3のトランジスタ
のベース電極に供給することを特徴とする請求項1に記
載の半導体出力回路。 - 【請求項3】 前記バイアス設定手段は、 前記第2のバイアス電圧を電流化する第4のトランジス
タ(110)と、 前記第4のトランジスタの出力電流に比例したバイアス
電流を出力するカレントミラー回路(20)とを有し、 前記バイアス電流に比例した前記第1のバイアス電圧を
前記第3のトランジスタのベース電極に供給するするこ
とを特徴とする請求項1に記載の半導体出力回路。 - 【請求項4】 互いのエミッタ電極同士が接続された第
1のトランジスタと第2のトランジスタとからなり当該
第1のトランジスタと第2のトランジスタのエミッタ電
極が定電流源に接続された差動回路に入力信号を供給
し、 前記第1のトランジスタのコレクタ電極または前記第2
のトランジスタのコレクタ電極から第1の負荷を介して
取り出される信号をバッファによって電流増幅し、 前記バッファによって増幅された信号電流を第3のトラ
ンジスタによって制御するとともに、当該バッファのエ
ミッタ側の出力端に接続された第2の負荷によって電圧
信号として取り出し、 前記差動回路に供給される入力信号によって前記第1の
トランジスタと第2のトランジスタのエミッタ電極に現
れる電圧を平滑するとともに、第1のバイアス電圧とし
て前記第3のトランジスタのベース電極に供給すること
を特徴とするアイドリング電流の制御方法。 - 【請求項5】 前記入力信号の絶対値信号が重畳された
所定電圧の第2のバイアス電圧を所定の比率で分圧した
前記第1のバイアス電圧を前記第3のトランジスタのベ
ース電極に供給することを特徴とする請求項4に記載の
アイドリング電流の制御方法。 - 【請求項6】 第4のトランジスタによって前記第2の
バイアス電圧を電流化し、 カレントミラー回路によって前記第4のトランジスタの
出力電流に比例したバイアス電流を生成し、 前記バイアス電流に比例した前記第1のバイアス電圧を
前記第3のトランジスタのベース電極に供給することを
特徴とする請求項5に記載のアイドリング電流の制御方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10342316A JP3062164B2 (ja) | 1998-11-17 | 1998-11-17 | 半導体出力回路およびアイドリング電流の制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10342316A JP3062164B2 (ja) | 1998-11-17 | 1998-11-17 | 半導体出力回路およびアイドリング電流の制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000151289A JP2000151289A (ja) | 2000-05-30 |
JP3062164B2 true JP3062164B2 (ja) | 2000-07-10 |
Family
ID=18352792
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10342316A Expired - Fee Related JP3062164B2 (ja) | 1998-11-17 | 1998-11-17 | 半導体出力回路およびアイドリング電流の制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3062164B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3833530B2 (ja) * | 2001-12-13 | 2006-10-11 | 株式会社東芝 | 差動増幅器 |
CN103869857B (zh) * | 2012-12-12 | 2016-12-21 | 深圳科士达科技股份有限公司 | 恒流恒功率的实现电路及方法 |
-
1998
- 1998-11-17 JP JP10342316A patent/JP3062164B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000151289A (ja) | 2000-05-30 |
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Legal Events
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