JP3062164B2 - 半導体出力回路およびアイドリング電流の制御方法 - Google Patents
半導体出力回路およびアイドリング電流の制御方法Info
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- JP3062164B2 JP3062164B2 JP10342316A JP34231698A JP3062164B2 JP 3062164 B2 JP3062164 B2 JP 3062164B2 JP 10342316 A JP10342316 A JP 10342316A JP 34231698 A JP34231698 A JP 34231698A JP 3062164 B2 JP3062164 B2 JP 3062164B2
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Description
【０００１】
【発明の属する技術分野】この発明は、アナログ集積回
路等に用いられる半導体出力回路およびアイドリング電
流の制御方法に関する。
路等に用いられる半導体出力回路およびアイドリング電
流の制御方法に関する。
【０００２】
【従来の技術】半導体出力回路の一例として、バイポー
ラ回路を用いた出力レベルが変化する出力回路で出力信
号を低インピーダンスで出力し、出力信号を効率よく伝
達させる構成がある。
ラ回路を用いた出力レベルが変化する出力回路で出力信
号を低インピーダンスで出力し、出力信号を効率よく伝
達させる構成がある。
【０００３】このような半導体出力回路は、一般的に差
動回路とエミッタフォロワ回路で構成されており、アイ
ドリング電流が定電流源で固定された形になっている。
即ち、半導体のばらつきや使用条件を考慮してアイドリ
ング電流を決定している。
動回路とエミッタフォロワ回路で構成されており、アイ
ドリング電流が定電流源で固定された形になっている。
即ち、半導体のばらつきや使用条件を考慮してアイドリ
ング電流を決定している。
【０００４】ところが近年、半導体集積回路に対する低
消費電力化することがますます強く要求されている。こ
の要求に応えるために、近年のプロセスの高速化によっ
て、ＬＳＩ（Ｌarge Ｓcale Ｉntegratd circuit：大規
模集積回路）内部の回路電流は少なくなってきている。
消費電力化することがますます強く要求されている。こ
の要求に応えるために、近年のプロセスの高速化によっ
て、ＬＳＩ（Ｌarge Ｓcale Ｉntegratd circuit：大規
模集積回路）内部の回路電流は少なくなってきている。
【０００５】また、例えば携帯電話等の移動体通信用の
デバイスの分野では、未使用時には回路電流を節減する
パワーセーブ端子を持つＩＣ（Ｉntegratd Ｃircuit:集
積回路）が提案されている。
デバイスの分野では、未使用時には回路電流を節減する
パワーセーブ端子を持つＩＣ（Ｉntegratd Ｃircuit:集
積回路）が提案されている。
【０００６】しかしながら、出力回路として用いられる
エミッタフォロワ回路には、最大出力レベルに応じた一
定のアイドリング電流が常に流れる設計になっており、
現状では無視できない状態にある。
エミッタフォロワ回路には、最大出力レベルに応じた一
定のアイドリング電流が常に流れる設計になっており、
現状では無視できない状態にある。
【０００７】
【発明が解決しようとする課題】図７は、こういった従
来技術の出力回路の構成例を示す接続図である。この図
では、差動回路をトランジスタＱ１、Ｑ２によって構成
し、互いに逆相の信号が供給される入力端子Ｖin1 、Ｖ
in2 が各々トランジスタＱ１、Ｑ２のベース電極に接続
され、トランジスタＱ１、Ｑ２のエミッタ電極に接続さ
れた定電流源ＩＦ１によって差動回路の動作電流を決定
している。
来技術の出力回路の構成例を示す接続図である。この図
では、差動回路をトランジスタＱ１、Ｑ２によって構成
し、互いに逆相の信号が供給される入力端子Ｖin1 、Ｖ
in2 が各々トランジスタＱ１、Ｑ２のベース電極に接続
され、トランジスタＱ１、Ｑ２のエミッタ電極に接続さ
れた定電流源ＩＦ１によって差動回路の動作電流を決定
している。
【０００８】また、トランジスタＱ１、Ｑ２のコレクタ
電極は、各々抵抗Ｒ１、Ｒ２を介してＶｃｃに接続さ
れ、これら抵抗Ｒ１、Ｒ２が負荷抵抗を形成している。
そしてトランジスタＱ２のコレクタ電極は、等価回路上
コレクタ接地のトランジスタＱ３のベース電極に接続さ
れている。
電極は、各々抵抗Ｒ１、Ｒ２を介してＶｃｃに接続さ
れ、これら抵抗Ｒ１、Ｒ２が負荷抵抗を形成している。
そしてトランジスタＱ２のコレクタ電極は、等価回路上
コレクタ接地のトランジスタＱ３のベース電極に接続さ
れている。
【０００９】トランジスタＱ３のエミッタ電極は出力端
子Ｖout とトランジスタＱ４のコレクタ電極に接続さ
れ、出力端子Ｖout から信号が出力される。またトラン
ジスタＱ４のエミッタ電極は抵抗Ｒ３を介して接地電位
ＧＮＤに接続されている。そして、このトランジスタＱ
４のベース電極は内部電源ＶＦ１に接続されるため、ア
イドリング電流Ｉo は常に一定となってしまう。
子Ｖout とトランジスタＱ４のコレクタ電極に接続さ
れ、出力端子Ｖout から信号が出力される。またトラン
ジスタＱ４のエミッタ電極は抵抗Ｒ３を介して接地電位
ＧＮＤに接続されている。そして、このトランジスタＱ
４のベース電極は内部電源ＶＦ１に接続されるため、ア
イドリング電流Ｉo は常に一定となってしまう。
【００１０】このトランジスタＱ３とトランジスタＱ４
に流れるアイドリング電流Ｉo は、負荷抵抗をＲo とす
ると、 Ｉo ＝Ｖout ／Ｒo ・・・（１） のように計算される。即ち、トランジスタＱ４のベース
−エミッタ間電圧をＶｂｅとすると、 Ｉo ＝（ＶＦ１−Ｖbe）／Ｒ３ ・・・(１'） となるが、ＶＦ１は一定であるためアイドリング電流と
して常に一定値の電流が流れるという動作になる。
に流れるアイドリング電流Ｉo は、負荷抵抗をＲo とす
ると、 Ｉo ＝Ｖout ／Ｒo ・・・（１） のように計算される。即ち、トランジスタＱ４のベース
−エミッタ間電圧をＶｂｅとすると、 Ｉo ＝（ＶＦ１−Ｖbe）／Ｒ３ ・・・(１'） となるが、ＶＦ１は一定であるためアイドリング電流と
して常に一定値の電流が流れるという動作になる。
【００１１】このように、アイドリング電流は出力信号
レベルに関係なく一定であるので、設計時には使用条件
や製造条件に基づいて最大出力条件でアイドリング電流
を決定せざるを得ない。
レベルに関係なく一定であるので、設計時には使用条件
や製造条件に基づいて最大出力条件でアイドリング電流
を決定せざるを得ない。
【００１２】さらに、常にアイドリング電流が流れてい
るため、出力レベルが変化しても常に最大出力条件のア
イドリング電流を流し続けることになる。従って、この
ような出力回路が複数存在する場合、装置全体の電流に
対する割合が無視できないという問題もある。
るため、出力レベルが変化しても常に最大出力条件のア
イドリング電流を流し続けることになる。従って、この
ような出力回路が複数存在する場合、装置全体の電流に
対する割合が無視できないという問題もある。
【００１３】この発明は、このような背景の下になされ
たもので、簡単な構成で消費電力を増大させずに最大出
力定格を大きくすることができる半導体出力回路および
アイドリング電流の制御方法を提供することを目的とし
ている。
たもので、簡単な構成で消費電力を増大させずに最大出
力定格を大きくすることができる半導体出力回路および
アイドリング電流の制御方法を提供することを目的とし
ている。
【００１４】
【課題を解決するための手段】請求項１に記載の半導体
出力回路は、互いのエミッタ電極同士が接続された第１
のトランジスタ（１０１）と第２のトランジスタ（１０
２）とからなり当該第１のトランジスタと第２のトラン
ジスタのエミッタ電極が定電流源（５０１）に接続され
る差動回路と、前記第１のトランジスタのコレクタ電極
または前記第２のトランジスタのコレクタ電極から第１
の負荷（２０２）を介して取り出される信号を電流増幅
するバッファ（１０３）と、前記バッファのエミッタ側
の出力端に接続され前記電流増幅された信号電流（Ｉo
）を制御する第３のトランジスタ（１０４）によって
電圧信号（Ｖout ）を取り出す第２の負荷と、前記差動
回路に供給される入力信号（Ｖin1 、Ｖin2 、Ｖin）に
よって前記第１のトランジスタと第２のトランジスタの
エミッタ電極に現れる電圧を平滑して第１のバイアス電
圧（Ｖbias＋ΔＶ）として前記第３のトランジスタ（１
０４）のベース電極に供給するバイアス設定手段（１
０、１０ａ、１０ｂ）とを具備することを特徴とする。
また、前記バイアス設定手段は、前記入力信号の絶対値
信号が重畳された所定電圧の第２のバイアス電圧（Ｖａ
＋｜Ｖin｜）を所定の比率で分圧した前記第１のバイア
ス電圧を前記第３のトランジスタのベース電極に供給す
るようにすることができる。また、前記バイアス設定手
段は、前記第２のバイアス電圧を電流化する第４のトラ
ンジスタ（１１０）と、前記第４のトランジスタの出力
電流に比例したバイアス電流を出力するカレントミラー
回路（２０）とを有し、前記バイアス電流に比例した前
記第１のバイアス電圧を前記第３のトランジスタのベー
ス電極に供給するようにすることができる。請求項４に
記載のアイドリング電流の制御方法は、互いのエミッタ
電極同士が接続された第１のトランジスタと第２のトラ
ンジスタとからなり当該第１のトランジスタと第２のト
ランジスタのエミッタ電極が定電流源に接続された差動
回路に入力信号を供給し、前記第１のトランジスタのコ
レクタ電極または前記第２のトランジスタのコレクタ電
極から第１の負荷を介して取り出される信号をバッファ
によって電流増幅し、前記バッファによって増幅された
信号電流を第３のトランジスタによって制御するととも
に、当該バッファのエミッタ側の出力端に接続された第
２の負荷によって電圧信号として取り出し、前記差動回
路に供給される入力信号によって前記第１のトランジス
タと第２のトランジスタのエミッタ電極に現れる電圧を
平滑するとともに、第１のバイアス電圧として前記第３
のトランジスタのベース電極に供給することを特徴とす
る。また、前記入力信号の絶対値信号が重畳された所定
電圧の第２のバイアス電圧を所定の比率で分圧した前記
第１のバイアス電圧を前記第３のトランジスタのベース
電極に供給するようにすることができる。
出力回路は、互いのエミッタ電極同士が接続された第１
のトランジスタ（１０１）と第２のトランジスタ（１０
２）とからなり当該第１のトランジスタと第２のトラン
ジスタのエミッタ電極が定電流源（５０１）に接続され
る差動回路と、前記第１のトランジスタのコレクタ電極
または前記第２のトランジスタのコレクタ電極から第１
の負荷（２０２）を介して取り出される信号を電流増幅
するバッファ（１０３）と、前記バッファのエミッタ側
の出力端に接続され前記電流増幅された信号電流（Ｉo
）を制御する第３のトランジスタ（１０４）によって
電圧信号（Ｖout ）を取り出す第２の負荷と、前記差動
回路に供給される入力信号（Ｖin1 、Ｖin2 、Ｖin）に
よって前記第１のトランジスタと第２のトランジスタの
エミッタ電極に現れる電圧を平滑して第１のバイアス電
圧（Ｖbias＋ΔＶ）として前記第３のトランジスタ（１
０４）のベース電極に供給するバイアス設定手段（１
０、１０ａ、１０ｂ）とを具備することを特徴とする。
また、前記バイアス設定手段は、前記入力信号の絶対値
信号が重畳された所定電圧の第２のバイアス電圧（Ｖａ
＋｜Ｖin｜）を所定の比率で分圧した前記第１のバイア
ス電圧を前記第３のトランジスタのベース電極に供給す
るようにすることができる。また、前記バイアス設定手
段は、前記第２のバイアス電圧を電流化する第４のトラ
ンジスタ（１１０）と、前記第４のトランジスタの出力
電流に比例したバイアス電流を出力するカレントミラー
回路（２０）とを有し、前記バイアス電流に比例した前
記第１のバイアス電圧を前記第３のトランジスタのベー
ス電極に供給するようにすることができる。請求項４に
記載のアイドリング電流の制御方法は、互いのエミッタ
電極同士が接続された第１のトランジスタと第２のトラ
ンジスタとからなり当該第１のトランジスタと第２のト
ランジスタのエミッタ電極が定電流源に接続された差動
回路に入力信号を供給し、前記第１のトランジスタのコ
レクタ電極または前記第２のトランジスタのコレクタ電
極から第１の負荷を介して取り出される信号をバッファ
によって電流増幅し、前記バッファによって増幅された
信号電流を第３のトランジスタによって制御するととも
に、当該バッファのエミッタ側の出力端に接続された第
２の負荷によって電圧信号として取り出し、前記差動回
路に供給される入力信号によって前記第１のトランジス
タと第２のトランジスタのエミッタ電極に現れる電圧を
平滑するとともに、第１のバイアス電圧として前記第３
のトランジスタのベース電極に供給することを特徴とす
る。また、前記入力信号の絶対値信号が重畳された所定
電圧の第２のバイアス電圧を所定の比率で分圧した前記
第１のバイアス電圧を前記第３のトランジスタのベース
電極に供給するようにすることができる。
【００１５】本発明では、出力レベルに応じたアイドリ
ング電流を流すように設定することが可能な回路を付加
した半導体出力回路を簡単な構成で実現している。
ング電流を流すように設定することが可能な回路を付加
した半導体出力回路を簡単な構成で実現している。
【００１６】
【発明の実施の形態】Ａ．第１の実施の形態 以下に、本発明について説明する。図１は、本発明の第
１の実施の形態にかかる半導体出力回路の構成を示す接
続図である。この図において、トランジスタ１０１およ
び１０２はトランジスタであり、差動回路を構成してい
る。３０１および３０２は入力端子であり、互いに逆相
の入力信号Ｖin1 、Ｖin2 が供給される。
１の実施の形態にかかる半導体出力回路の構成を示す接
続図である。この図において、トランジスタ１０１およ
び１０２はトランジスタであり、差動回路を構成してい
る。３０１および３０２は入力端子であり、互いに逆相
の入力信号Ｖin1 、Ｖin2 が供給される。
【００１７】入力信号Ｖin1 、Ｖin2 はそれぞれトラン
ジスタ１０１、１０２のベース電極に入力される。トラ
ンジスタ１０１のとトランジスタ１０２のエミッタ電極
は、トランジスタ１１０のベース電極と定電流源５０１
を介して接地電位ＧＮＤとに接続され、これによって差
動回路の動作電流を決定している。
ジスタ１０１、１０２のベース電極に入力される。トラ
ンジスタ１０１のとトランジスタ１０２のエミッタ電極
は、トランジスタ１１０のベース電極と定電流源５０１
を介して接地電位ＧＮＤとに接続され、これによって差
動回路の動作電流を決定している。
【００１８】また、トランジスタ１０１および１０２の
コレクタ電極は、各々抵抗２０１あるいは抵抗２０２を
介して電源電位Ｖｃｃに接続され、これら抵抗２０１お
よび抵抗２０２が負荷抵抗を形成している。そしてトラ
ンジスタ１０２のコレクタ電極は、等価回路上コレクタ
接地のトランジスタ１３のベース電極に接続されてい
る。
コレクタ電極は、各々抵抗２０１あるいは抵抗２０２を
介して電源電位Ｖｃｃに接続され、これら抵抗２０１お
よび抵抗２０２が負荷抵抗を形成している。そしてトラ
ンジスタ１０２のコレクタ電極は、等価回路上コレクタ
接地のトランジスタ１３のベース電極に接続されてい
る。
【００１９】トランジスタ１０３のエミッタ電極は出力
端子３０３とトランジスタ１０４のコレクタ電極とに接
続され、出力端子３０３から信号Ｖout が出力される。
また、トランジスタ１０４のエミッタ電極は抵抗１０３
を介して接地電位ＧＮＤに接続されている。
端子３０３とトランジスタ１０４のコレクタ電極とに接
続され、出力端子３０３から信号Ｖout が出力される。
また、トランジスタ１０４のエミッタ電極は抵抗１０３
を介して接地電位ＧＮＤに接続されている。
【００２０】上述のトランジスタ１１０は、コレクタ電
極が電源電位Ｖｃｃに接続され、またエミッタ電極は抵
抗２１０ならびに抵抗２１１を介して接地電位ＧＮＤに
接続されている。また抵抗２１１には並列にコンデンサ
４１０が接続され、抵抗２１０と抵抗２１１との接続点
がトランジスタ１０４のベース電極に接続されている。
極が電源電位Ｖｃｃに接続され、またエミッタ電極は抵
抗２１０ならびに抵抗２１１を介して接地電位ＧＮＤに
接続されている。また抵抗２１１には並列にコンデンサ
４１０が接続され、抵抗２１０と抵抗２１１との接続点
がトランジスタ１０４のベース電極に接続されている。
【００２１】これらトランジスタ１１０および抵抗２１
０、抵抗２１１そしてコンデンサ４１０によって、レベ
ル検出回路１０が形成されている。このレベル検出回路
１０は、トランジスタ１０１とトランジスタ１０２との
差動回路の各エミッタ電極のレベルを検出し、トランジ
スタ１０４のエミッタフォロワ回路の直流バイアスに変
換する。
０、抵抗２１１そしてコンデンサ４１０によって、レベ
ル検出回路１０が形成されている。このレベル検出回路
１０は、トランジスタ１０１とトランジスタ１０２との
差動回路の各エミッタ電極のレベルを検出し、トランジ
スタ１０４のエミッタフォロワ回路の直流バイアスに変
換する。
【００２２】入力信号Ｖin1 およびＶin2 は、トランジ
スタ１０１とトランジスタ１０２、抵抗２０１および２
０２ならびに定電流源５０１から構成される差動回路に
よって増幅され、トランジスタ１０３を介して出力され
る。
スタ１０１とトランジスタ１０２、抵抗２０１および２
０２ならびに定電流源５０１から構成される差動回路に
よって増幅され、トランジスタ１０３を介して出力され
る。
【００２３】差動回路を構成するトランジスタ１０１、
１０２のエミッタ電極には、互いに逆相の入力信号Ｖ
in1 およびＶin2 を全波整流した波形の信号｜Ｖin｜が
直流バイアスＶａに重畳されて現れる（詳細については
公知であるので、省略する）。
１０２のエミッタ電極には、互いに逆相の入力信号Ｖ
in1 およびＶin2 を全波整流した波形の信号｜Ｖin｜が
直流バイアスＶａに重畳されて現れる（詳細については
公知であるので、省略する）。
【００２４】この信号Ｖａ＋｜Ｖin｜は、トランジスタ
１１０を介して抵抗２１０に供給され、供給された信号
は、抵抗２１０および２１１ならびにコンデンサ４１０
によって構成されるフィルタ回路で直流バイアスＶbias
に変換される。
１１０を介して抵抗２１０に供給され、供給された信号
は、抵抗２１０および２１１ならびにコンデンサ４１０
によって構成されるフィルタ回路で直流バイアスＶbias
に変換される。
【００２５】この直流バイアスＶbiasがトランジスタ１
０４のベース電極に印加され、アイドリング電流Ｉo が
決定される。従って本実施の形態では、出力レベルに応
じてアイドリング電流Ｉo が変化することになる。
０４のベース電極に印加され、アイドリング電流Ｉo が
決定される。従って本実施の形態では、出力レベルに応
じてアイドリング電流Ｉo が変化することになる。
【００２６】以下に、入力信号Ｖinが供給された場合
の、出力レベルに応じてアイドリング電流が変化する動
作を説明する。なお、差動回路の電圧増幅度をＡとする
と、入力信号Ｖinの値と信号Ｖout の値とは、 Ｖout ＝Ａ×Ｖin ・・・（２） のように表され、比例関係がある。
の、出力レベルに応じてアイドリング電流が変化する動
作を説明する。なお、差動回路の電圧増幅度をＡとする
と、入力信号Ｖinの値と信号Ｖout の値とは、 Ｖout ＝Ａ×Ｖin ・・・（２） のように表され、比例関係がある。
【００２７】図２は、本実施の形態における各部の信号
の様子を示す波形図であり、図２（ａ）は入力信号Ｖin
が極めて小さい場合を示し、図２（ｂ）は入力信号Ｖin
が比較的大きい場合を示している。
の様子を示す波形図であり、図２（ａ）は入力信号Ｖin
が極めて小さい場合を示し、図２（ｂ）は入力信号Ｖin
が比較的大きい場合を示している。
【００２８】交流の入力信号Ｖinがトランジスタ１０１
および１０２からなる差動回路に入力されると、トラン
ジスタ１０１ならびに１０２のエミッタ電極には図２
（ａ）および図２（ｂ）に示すように全波整流波形の信
号｜Ｖin｜が発生する。
および１０２からなる差動回路に入力されると、トラン
ジスタ１０１ならびに１０２のエミッタ電極には図２
（ａ）および図２（ｂ）に示すように全波整流波形の信
号｜Ｖin｜が発生する。
【００２９】この信号｜Ｖin｜は、出力信号に比例した
波形となる。従ってこの信号を平滑化し、抵抗２１０お
よび２１１ならびにコンデンサ４１０により構成される
フィルタ回路によって直流バイアスＶbiasを生成する。
波形となる。従ってこの信号を平滑化し、抵抗２１０お
よび２１１ならびにコンデンサ４１０により構成される
フィルタ回路によって直流バイアスＶbiasを生成する。
【００３０】まず図２（ａ）に示すように出力信号が極
めて小さい場合、入力信号も小さくなる。この時、抵抗
２１０および抵抗２１１の抵抗値を各々Ｒ１０あるいは
Ｒ１１、トランジスタ１１０のベース−エミッタ間電圧
をＶbe110 とすると、直流バイアスＶbiasと直流バイア
スＶａとの間の関係は、次のように表される。
めて小さい場合、入力信号も小さくなる。この時、抵抗
２１０および抵抗２１１の抵抗値を各々Ｒ１０あるいは
Ｒ１１、トランジスタ１１０のベース−エミッタ間電圧
をＶbe110 とすると、直流バイアスＶbiasと直流バイア
スＶａとの間の関係は、次のように表される。
【００３１】
【数１】
【００３２】これより、抵抗２０３の抵抗値をＲ３、ト
ランジスタ１０４のベース−エミッタ間電圧をＶbe104
とすると、アイドリング電流Ｉo は、次のようになる。
ランジスタ１０４のベース−エミッタ間電圧をＶbe104
とすると、アイドリング電流Ｉo は、次のようになる。
【００３３】
【数２】
【００３４】次に図２（ｂ）に示すように出力信号が比
較的大きい場合、入力信号も大きくなる。この時の直流
バイアスＶbiasと直流バイアスＶａとの間の関係は、次
のように表される。
較的大きい場合、入力信号も大きくなる。この時の直流
バイアスＶbiasと直流バイアスＶａとの間の関係は、次
のように表される。
【００３５】
【数３】
【００３６】ここでΔＶacは全波整流波形の実効値（平
均値）である。一方ΔＶはΔＶacの変化分でであり、出
力信号に対して比例関係にある。この時、アイドリング
電流Ｉo は、
均値）である。一方ΔＶはΔＶacの変化分でであり、出
力信号に対して比例関係にある。この時、アイドリング
電流Ｉo は、
【００３７】
【数４】
【００３８】となる。ΔＩはΔＶに対する電流分であ
り、Ｖout の変化分になる。
り、Ｖout の変化分になる。
【００３９】図３は、本実施の形態における出力の信号
Ｖout の値に対するアイドリング電流Ｉo の値の様子を
示す特性図である。図中の破線は、アイドリング電流を
固定した場合を示している。
Ｖout の値に対するアイドリング電流Ｉo の値の様子を
示す特性図である。図中の破線は、アイドリング電流を
固定した場合を示している。
【００４０】Ｂ．第２の実施の形態 図４は、本発明の第２の実施の形態にかかる半導体出力
回路の構成を示す接続図である。なおこの図４におい
て、図１に示す各部と対応する部分には同一の符号を付
し、その説明は省略する。
回路の構成を示す接続図である。なおこの図４におい
て、図１に示す各部と対応する部分には同一の符号を付
し、その説明は省略する。
【００４１】本実施の形態では、差動回路の各トランジ
スタ１０２、１０２のエミッタ電極に生じる全波整流波
形信号は、トランジスタ１１０のベース電極に印加され
て電流に変換される。
スタ１０２、１０２のエミッタ電極に生じる全波整流波
形信号は、トランジスタ１１０のベース電極に印加され
て電流に変換される。
【００４２】トランジスタ１１０によって変換された電
流信号は、カレントミラー回路２０を介して抵抗２１１
およびコンデンサ４１０から構成されるフィルタ回路に
よって平滑化され、直流バイアスとなる。このように本
実施の形態は、より低電圧で動作可能な構成となってい
る。
流信号は、カレントミラー回路２０を介して抵抗２１１
およびコンデンサ４１０から構成されるフィルタ回路に
よって平滑化され、直流バイアスとなる。このように本
実施の形態は、より低電圧で動作可能な構成となってい
る。
【００４３】本実施の形態において、カレントミラー回
路２０の電流比をｎとし、抵抗２１０および抵抗２１１
の抵抗値を各々Ｒ１０あるいはＲ１１、トランジスタ１
１０のベース−エミッタ間電圧をＶbe110 とすると、直
流バイアスＶbiasと直流バイアスＶａとの間の関係は、
次のように表される。
路２０の電流比をｎとし、抵抗２１０および抵抗２１１
の抵抗値を各々Ｒ１０あるいはＲ１１、トランジスタ１
１０のベース−エミッタ間電圧をＶbe110 とすると、直
流バイアスＶbiasと直流バイアスＶａとの間の関係は、
次のように表される。
【００４４】
【数５】
【００４５】これにより、抵抗２０３の抵抗値をＲ３、
トランジスタ１０４のベース−エミッタ間電圧をＶ
be104 とすると、アイドリング電流Ｉo は、次のように
なる。
トランジスタ１０４のベース−エミッタ間電圧をＶ
be104 とすると、アイドリング電流Ｉo は、次のように
なる。
【００４６】
【数６】
【００４７】次に、出力信号が比較的大きい場合は入力
信号も大きくなる。この時の直流バイアスＶbiasと直流
バイアスＶａとの間の関係は、次のように表される。
信号も大きくなる。この時の直流バイアスＶbiasと直流
バイアスＶａとの間の関係は、次のように表される。
【００４８】
【数７】
【００４９】ここでΔＶacは全波整流波形の実効値（平
均値）である。一方ΔＶはΔＶacの変化分であり、出力
信号に対して比例関係にある。この時、アイドリング電
流Ｉo は、
均値）である。一方ΔＶはΔＶacの変化分であり、出力
信号に対して比例関係にある。この時、アイドリング電
流Ｉo は、
【００５０】
【数８】
【００５１】となる。ΔＩはΔＶに対する電流分であ
り、Ｖout の変化分になる。
り、Ｖout の変化分になる。
【００５２】図５は、本実施の形態における出力の信号
Ｖout の値に対するアイドリング電流Ｉo の値の様子を
示す特性図である。図中の破線は、アイドリング電流を
固定した場合、また一点鎖線はカレントミラー回路２０
を設けない場合を示している。この図から、上述の
（９）式においてミラー回路２０がｎ倍の増幅度を持つ
ため、小さな信号レベルに対しても対応し得ることがわ
かる。本実施の形態では、カレントミラー回路を用いた
ことにより、Ｖａが１［Ｖ］程度の電圧でも動作するこ
とが可能である。
Ｖout の値に対するアイドリング電流Ｉo の値の様子を
示す特性図である。図中の破線は、アイドリング電流を
固定した場合、また一点鎖線はカレントミラー回路２０
を設けない場合を示している。この図から、上述の
（９）式においてミラー回路２０がｎ倍の増幅度を持つ
ため、小さな信号レベルに対しても対応し得ることがわ
かる。本実施の形態では、カレントミラー回路を用いた
ことにより、Ｖａが１［Ｖ］程度の電圧でも動作するこ
とが可能である。
【００５３】Ｃ．第３の実施の形態 図６は、本発明の第３の実施の形態にかかる半導体出力
回路の構成を示す接続図である。なおこの図６において
も、図１あるいは図４に示す各部と対応する部分には同
一の符号を付し、その説明は省略する。
回路の構成を示す接続図である。なおこの図６において
も、図１あるいは図４に示す各部と対応する部分には同
一の符号を付し、その説明は省略する。
【００５４】差動回路を構成するトランジスタ１０１、
１０２のエミッタ電極に現れる全波整流波形信号は、ト
ランジスタ１１０のベース電極に印加されて電流に変換
される。このトランジスタ１１０のコレクタ電極はコン
デンサ４１２を介してＶｃｃ電位に接続されるととも
に、カレントミラー回路の入力端子に接続される。
１０２のエミッタ電極に現れる全波整流波形信号は、ト
ランジスタ１１０のベース電極に印加されて電流に変換
される。このトランジスタ１１０のコレクタ電極はコン
デンサ４１２を介してＶｃｃ電位に接続されるととも
に、カレントミラー回路の入力端子に接続される。
【００５５】カレントミラー回路２０の出力端子は、ト
ランジスタ１０４のベース電極に接続されるとともに、
抵抗２１１を介して接地電位ＧＮＤに接続されている。
またトランジスタ１０４のベース電極には、コンデンサ
４１１を介してトランジスタ１０１のコレクタ電極が接
続されている。
ランジスタ１０４のベース電極に接続されるとともに、
抵抗２１１を介して接地電位ＧＮＤに接続されている。
またトランジスタ１０４のベース電極には、コンデンサ
４１１を介してトランジスタ１０１のコレクタ電極が接
続されている。
【００５６】この例では、出力側のトランジスタ１０３
とトランジスタ１０４とによってプッシュプル回路を形
成している。即ち本実施の形態によれば、プッシュプル
回路のアイドリング電流を制御するすることも可能であ
る。なおこの図６の動作については図４と同等であるの
で、説明は省略する。
とトランジスタ１０４とによってプッシュプル回路を形
成している。即ち本実施の形態によれば、プッシュプル
回路のアイドリング電流を制御するすることも可能であ
る。なおこの図６の動作については図４と同等であるの
で、説明は省略する。
【００５７】なお上述の各実施の形態では、構成するト
ランジスタおよびカレントミラー回路等に用いられるト
ランジスタとしてＮＰＮトランジスタを示しているが、
これらをＰＮＰトランジスタあるいはＮＰＮトランジス
タとＰＮＰトランジスタとによって構成してもよい。ま
た各実施の形態は信号の周波数には依存せず、低周波回
路あるいは高周波回路の何れにあっても適用可能であ
る。
ランジスタおよびカレントミラー回路等に用いられるト
ランジスタとしてＮＰＮトランジスタを示しているが、
これらをＰＮＰトランジスタあるいはＮＰＮトランジス
タとＰＮＰトランジスタとによって構成してもよい。ま
た各実施の形態は信号の周波数には依存せず、低周波回
路あるいは高周波回路の何れにあっても適用可能であ
る。
【００５８】
【発明の効果】以上説明したように、この発明によれ
ば、互いのエミッタ電極同士が接続された第１のトラン
ジスタと第２のトランジスタとからなり第１のトランジ
スタと第２のトランジスタのエミッタ電極が定電流源に
接続された差動回路に入力信号を供給し、第１のトラン
ジスタのコレクタ電極または第２のトランジスタのコレ
クタ電極から第１の負荷を介して取り出される信号をバ
ッファによって電流増幅し、バッファによって増幅され
た信号電流をバッファのエミッタ側の出力端に接続され
た第２の負荷によって電圧信号として取り出し、差動回
路に供給される入力信号のレベルに応じてバッファの出
力端に与えられる第１のバイアス電圧を設定する。ま
た、第１のトランジスタと第２のトランジスタのエミッ
タ電極に現れる入力信号の絶対値信号成分を平滑化し、
エミッタ電極に抵抗が接続され信号電流を制御する第３
のトランジスタから構成される第２の負荷における第３
のトランジスタのベース電極に供給する。また、入力信
号の絶対値信号が重畳された所定電圧の第２のバイアス
電圧を所定の比率で分圧した第１のバイアス電圧を第３
のトランジスタのベース電極に供給する。また、第４の
トランジスタによって第２のバイアス電圧を電流化し、
カレントミラー回路によって第４のトランジスタの出力
電流に比例したバイアス電流を生成し、バイアス電流に
比例した第１のバイアス電圧を第３のトランジスタのベ
ース電極に供給するので、簡単な構成で消費電力を増大
させずに最大出力定格を大きくすることができる半導体
出力回路およびアイドリング電流の制御方法が実現可能
であるという効果が得られる。
ば、互いのエミッタ電極同士が接続された第１のトラン
ジスタと第２のトランジスタとからなり第１のトランジ
スタと第２のトランジスタのエミッタ電極が定電流源に
接続された差動回路に入力信号を供給し、第１のトラン
ジスタのコレクタ電極または第２のトランジスタのコレ
クタ電極から第１の負荷を介して取り出される信号をバ
ッファによって電流増幅し、バッファによって増幅され
た信号電流をバッファのエミッタ側の出力端に接続され
た第２の負荷によって電圧信号として取り出し、差動回
路に供給される入力信号のレベルに応じてバッファの出
力端に与えられる第１のバイアス電圧を設定する。ま
た、第１のトランジスタと第２のトランジスタのエミッ
タ電極に現れる入力信号の絶対値信号成分を平滑化し、
エミッタ電極に抵抗が接続され信号電流を制御する第３
のトランジスタから構成される第２の負荷における第３
のトランジスタのベース電極に供給する。また、入力信
号の絶対値信号が重畳された所定電圧の第２のバイアス
電圧を所定の比率で分圧した第１のバイアス電圧を第３
のトランジスタのベース電極に供給する。また、第４の
トランジスタによって第２のバイアス電圧を電流化し、
カレントミラー回路によって第４のトランジスタの出力
電流に比例したバイアス電流を生成し、バイアス電流に
比例した第１のバイアス電圧を第３のトランジスタのベ
ース電極に供給するので、簡単な構成で消費電力を増大
させずに最大出力定格を大きくすることができる半導体
出力回路およびアイドリング電流の制御方法が実現可能
であるという効果が得られる。
【図１】本発明の第１の実施の形態にかかる半導体出力
回路の構成を示す接続図である。
回路の構成を示す接続図である。
【図２】同実施の形態における各部の信号の様子を示す
波形図である。
波形図である。
【図３】同実施の形態における出力の信号Ｖout の値に
対するアイドリング電流Ｉo の値の様子を示す特性図で
ある。
対するアイドリング電流Ｉo の値の様子を示す特性図で
ある。
【図４】本発明の第２の実施の形態にかかる半導体出力
回路の構成を示す接続図である。
回路の構成を示す接続図である。
【図５】同実施の形態における出力の信号Ｖout の値に
対するアイドリング電流Ｉo の値の様子を示す特性図で
ある。
対するアイドリング電流Ｉo の値の様子を示す特性図で
ある。
【図６】本発明の第３の実施の形態にかかる半導体出力
回路の構成を示す接続図である。
回路の構成を示す接続図である。
【図７】従来技術の出力回路の構成例を示す接続図であ
る。
る。
１０、１０ａ、１０ｂ レベル検出回路（出力バイアス
設定手段） ２０ カレントミラー回路 １０１ トランジスタ（第１のトランジスタ） １０２ トランジスタ（第２のトランジスタ） １０３ トランジスタ（バッファ） １０４ トランジスタ（第３のトランジスタ） １１０ トランジスタ（第４のトランジスタ） ２０１ 抵抗 ２０２ 抵抗（第１の負荷） ２０３ 抵抗 ２１０、２１１ 抵抗（平滑手段） ３０１、３０２ 入力端子 ３０３ 出力端子 ４１０、４１２ コンデンサ（平滑手段） ４１１ コンデンサ ５０１ 低電流源 ＧＮＤ 接地電位 Ｉo アイドリング電流（信号電流） Ｖａ 直流バイアス Ｖbe104 、Ｖbe110 ベースエミッタ間電圧 Ｖbias 直流バイアス Ｖｃｃ 電源電位 Ｖin、Ｖin1 、Ｖin2 入力信号 Ｖout 信号（電圧信号）
設定手段） ２０ カレントミラー回路 １０１ トランジスタ（第１のトランジスタ） １０２ トランジスタ（第２のトランジスタ） １０３ トランジスタ（バッファ） １０４ トランジスタ（第３のトランジスタ） １１０ トランジスタ（第４のトランジスタ） ２０１ 抵抗 ２０２ 抵抗（第１の負荷） ２０３ 抵抗 ２１０、２１１ 抵抗（平滑手段） ３０１、３０２ 入力端子 ３０３ 出力端子 ４１０、４１２ コンデンサ（平滑手段） ４１１ コンデンサ ５０１ 低電流源 ＧＮＤ 接地電位 Ｉo アイドリング電流（信号電流） Ｖａ 直流バイアス Ｖbe104 、Ｖbe110 ベースエミッタ間電圧 Ｖbias 直流バイアス Ｖｃｃ 電源電位 Ｖin、Ｖin1 、Ｖin2 入力信号 Ｖout 信号（電圧信号）
Claims (6)
- 【請求項１】 互いのエミッタ電極同士が接続された第
１のトランジスタ（１０１）と第２のトランジスタ（１
０２）とからなり当該第１のトランジスタと第２のトラ
ンジスタのエミッタ電極が定電流源（５０１）に接続さ
れる差動回路と、 前記第１のトランジスタのコレクタ電極または前記第２
のトランジスタのコレクタ電極から第１の負荷（２０
２）を介して取り出される信号を電流増幅するバッファ
（１０３）と、 前記バッファのエミッタ側の出力端に接続され前記電流
増幅された信号電流（Ｉo ）を制御する第３のトランジ
スタ（１０４）によって電圧信号（Ｖout ）を取り出す
第２の負荷と、 前記差動回路に供給される入力信号（Ｖin1 、Ｖin2 、
Ｖin）によって前記第１のトランジスタと第２のトラン
ジスタのエミッタ電極に現れる電圧を平滑して第１のバ
イアス電圧（Ｖbias＋ΔＶ）として前記第３のトランジ
スタ（１０４）のベース電極に供給するバイアス設定手
段（１０、１０ａ、１０ｂ）とを具備することを特徴と
する半導体出力回路。 - 【請求項２】 前記バイアス設定手段は、 前記入力信号の絶対値信号が重畳された所定電圧の第２
のバイアス電圧（Ｖａ＋｜Ｖin｜）を所定の比率で分圧
した前記第１のバイアス電圧を前記第３のトランジスタ
のベース電極に供給することを特徴とする請求項１に記
載の半導体出力回路。 - 【請求項３】 前記バイアス設定手段は、 前記第２のバイアス電圧を電流化する第４のトランジス
タ（１１０）と、 前記第４のトランジスタの出力電流に比例したバイアス
電流を出力するカレントミラー回路（２０）とを有し、 前記バイアス電流に比例した前記第１のバイアス電圧を
前記第３のトランジスタのベース電極に供給するするこ
とを特徴とする請求項１に記載の半導体出力回路。 - 【請求項４】 互いのエミッタ電極同士が接続された第
１のトランジスタと第２のトランジスタとからなり当該
第１のトランジスタと第２のトランジスタのエミッタ電
極が定電流源に接続された差動回路に入力信号を供給
し、 前記第１のトランジスタのコレクタ電極または前記第２
のトランジスタのコレクタ電極から第１の負荷を介して
取り出される信号をバッファによって電流増幅し、 前記バッファによって増幅された信号電流を第３のトラ
ンジスタによって制御するとともに、当該バッファのエ
ミッタ側の出力端に接続された第２の負荷によって電圧
信号として取り出し、 前記差動回路に供給される入力信号によって前記第１の
トランジスタと第２のトランジスタのエミッタ電極に現
れる電圧を平滑するとともに、第１のバイアス電圧とし
て前記第３のトランジスタのベース電極に供給すること
を特徴とするアイドリング電流の制御方法。 - 【請求項５】 前記入力信号の絶対値信号が重畳された
所定電圧の第２のバイアス電圧を所定の比率で分圧した
前記第１のバイアス電圧を前記第３のトランジスタのベ
ース電極に供給することを特徴とする請求項４に記載の
アイドリング電流の制御方法。 - 【請求項６】 第４のトランジスタによって前記第２の
バイアス電圧を電流化し、 カレントミラー回路によって前記第４のトランジスタの
出力電流に比例したバイアス電流を生成し、 前記バイアス電流に比例した前記第１のバイアス電圧を
前記第３のトランジスタのベース電極に供給することを
特徴とする請求項５に記載のアイドリング電流の制御方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10342316A JP3062164B2 (ja) | 1998-11-17 | 1998-11-17 | 半導体出力回路およびアイドリング電流の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10342316A JP3062164B2 (ja) | 1998-11-17 | 1998-11-17 | 半導体出力回路およびアイドリング電流の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000151289A JP2000151289A (ja) | 2000-05-30 |
| JP3062164B2 true JP3062164B2 (ja) | 2000-07-10 |
Family
ID=18352792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10342316A Expired - Fee Related JP3062164B2 (ja) | 1998-11-17 | 1998-11-17 | 半導体出力回路およびアイドリング電流の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3062164B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3833530B2 (ja) * | 2001-12-13 | 2006-10-11 | 株式会社東芝 | 差動増幅器 |
| CN103869857B (zh) * | 2012-12-12 | 2016-12-21 | 深圳科士达科技股份有限公司 | 恒流恒功率的实现电路及方法 |
-
1998
- 1998-11-17 JP JP10342316A patent/JP3062164B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000151289A (ja) | 2000-05-30 |
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