JP3976567B2 - 電力増幅装置及びそれを用いた通信装置 - Google Patents
電力増幅装置及びそれを用いた通信装置 Download PDFInfo
- Publication number
- JP3976567B2 JP3976567B2 JP2001394294A JP2001394294A JP3976567B2 JP 3976567 B2 JP3976567 B2 JP 3976567B2 JP 2001394294 A JP2001394294 A JP 2001394294A JP 2001394294 A JP2001394294 A JP 2001394294A JP 3976567 B2 JP3976567 B2 JP 3976567B2
- Authority
- JP
- Japan
- Prior art keywords
- power
- circuit
- voltage
- output
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の属する技術分野】
本発明は、高周波信号を増幅する電力増幅装置及びそれを用いた通信装置に関する。
【0002】
【従来の技術】
従来、無線通信装置等に用いられる高周波信号の電力増幅を行うための電力増幅装置がある。図5は、従来の電力増幅装置の一例を示す回路図である。図5に示す電力増幅装置は、FET110のゲートGに入力されたRF信号を増幅してドレインDから出力する。このとき、FET110のゲートGに接続される電源Vgの電圧を変えることにより、ゲインおよび消費電力の調整を可能にしている。
【0003】
また、図6は、従来の電力増幅装置の他の例を示す回路図である。図6に示す電力増幅装置は、FET110を備えてRF信号をそのゲートG入力して増幅しドレインDから出力する増幅回路100と、トランジスタ201のエミッタをFET110のドレインDに接続して定電流をFET11のドレインDに供給する定電流回路200と、トランジスタ201のベースに電圧を供給するバイアス供給回路300とからなる。
【0004】
バイアス供給回路300の抵抗301と抵抗302により電圧Vccを抵抗分割して、トランジスタ201のベースとの接続点Rの電圧Vrを得る。この電圧Vrは、ベースとエミッタ間の電位差によりレベルシフトが行われ、抵抗202を介して接続されるエミッタ側との接続点Pの電圧Vpとの電位差より、定電流をFET110のドレインDに供給している。定電流回路200は、ドレインDに流入する電流量に応じて、接続点Pを介してドレインDからトランジスタ201により、接続点Qを介してゲートGに負帰還をかける。このことにより、ゲート電圧を自動的に調整して、ゲインおよび消費電力を可変にしている。
【0005】
さらに、特開2001−36351号公報に開示された電力増幅装置がある。図7は、この電力増幅装置を示す回路図である。図7に示す電力増幅装置は、パワーアンプ401と、カプラ402と、検波器403と、ゲイン/オフセットアンプ404とからなる。
【0006】
この電力増幅装置は、パワーアンプ401によりPinから入力された高周波電力を増幅し、増幅された増幅信号電力Pmoniをカプラ402によりモニタすると共にPoutから出力する。増幅信号電力Pmoniを検波器403により検波して検波電圧Vdetを生成する。ゲイン/オフセットアンプ404により、この検波電圧Vdetを所望の電圧に変換してパワーアンプ401にフィードバックする。
【0007】
【発明が解決しようとする課題】
図5の従来例はゲート電圧を変化させることにより、電力増幅装置のゲインおよび消費電力の調整をしているために、入力信号電力の大きさによりFET110の動作点が変化する。このために、消費電力も入力信号の大きさにより変化が生じるので、消費電力の制御が完全でなく、PCカードのように消費電力の上限が規定されている用途に使用する場合には、不都合を生じる場合がある。
図8は、図5の従来例についての入力信号電力に対する消費電力を示す。図8に示すように、入力電力の大きさにより消費電力が0.2W以上ばらついており、これは前記PCカードのような消費電力の抑制が必要な用途では問題がある。
【0008】
また、図6に示す従来例では、抵抗値が固定された抵抗301および抵抗302が、定電流回路200の電流値を決定する電圧Vrを発生させているので、定電流回路200の電流が固定であり、電力増幅装置のゲインと消費電力の調整が不可能である。
さらに、抵抗301と抵抗302およびPNPトランジスタ201のベースとエミッタ間の電位差のばらつきにより定電流回路の電流値がばらつく。したがって、出力電力を一定範囲に収束させるためには、前記2つの抵抗301,302とトランジスタ201および電力増幅装置等の部品の選別が製造段階で必要になり、製造コストと信頼性に問題がある。
【0009】
さらに、特開2001−36351号公報の例では電力増幅装置の他にゲイン/オフセットアンプ404を設けて低電力領域での消費電力の削減を意図したものであり、中高電力領域を含んだ全領域での消費電力の削減には効果がない。
【0010】
本発明の目的は、入力信号電力レベルに依らずに消費電力が一定であって、部品の性能ばらつき等あるいは温度変化により出力信号電力レベルの期待値との誤差を抑制することが可能な電力増幅装置及びそれを用いた通信装置を提供することにある。
【0011】
【課題を解決するための手段】
本発明は、前述の従来技術の課題を解決するものであり、高周波信号を電力増幅する電力増幅装置において、高周波信号を電力増幅する増幅回路と、前記増幅回路の能動素子のドレインに定電流バイアスを供給する定電流回路と、前記増幅回路の出力電力を検波する検波回路と、前記定電流回路の能動素子のバイアス電圧を制御するバイアス制御回路と、を備え、前記バイアス制御回路は、一定の消費電力が得られるようにするために、前記検波回路によって検知した前記増幅回路より出力されている出力電力レベルと外部より与えられた所望の出力電力レベルとの比較を行い、前記出力電力レベルが所望の範囲内に収束するようにバイアス電圧を制御することを特徴とする。
【0013】
また、本発明は、前記バイアス制御回路が、前記バイアス電圧の出力を差動増幅器により行うことを特徴とする。
【0014】
更に本発明は、上記電力増幅器を備えたことを特徴とする通信装置である。
【0015】
本発明においては、検波した電力強度から、所望の出力電力があらかじめ設定した所望の出力電力レベルと比較を行う。次に、実際の出力電力レベルが、前記所望の出力電力レベルの範囲内に収束するように、前記バイアス電圧の制御を行うことにより、定電流回路のバイアス電流値を制御することにより、出力電力レベルの制御を行っている。
【0016】
これに対し、特開平2001−36351号公報の例は、出力電力を検波後に、整流及びフィルタリング処理をして検波電圧を発生させて、検波電圧によりゲイン/オフセットアンプの制御を行い、最終的にFETのゲート電圧の制御により出力電力制御を行う方式であり、本発明の解決手段とは異なっている。また、図6に示す従来の定電流回路と特開2001−36351号公報とを組み合わせたとしても、本発明の方式はバイアス電圧制御をデジタル的に行っているので、明らかに解決手段が異なっている。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態として図に基づいて詳細に説明する。
図1は本発明における電力増幅装置の一実施形態を示す構成図である。図1に示す電力増幅装置は、増幅回路10、定電流回路20、検波回路30、バイアス制御回路40の4つの機能ブロックにより構成されている。
【0018】
ここで、増幅回路10は、電力増幅を行うFET11と、インピーダンス素子12,13と、インピーダンス調整を行う整合回路14,15とからなる。定電流回路20は、PNPトランジスタ21と、インピーダンス素子22,23からなる。検波回路30は高周波信号を整流する検波ダイオード素子とパッシブ素子からなる整流機能をもつ。バイアス制御回路40は、検波回路30の出力電圧をA/Dコンバータ42の入力レベルに適合させる第2のインターフェイス回路41と、検波信号を解析してバイアス制御電圧を決定するメモリ部を内蔵した制御装置43と、D/Aコンバータ44と、D/Aコンバータの出力電力レベルをPNPトランジスタ21のベース入力電圧レベルに適合させる第1のインターフェイス回路45からなる。
【0019】
電力増幅回路10において、電力増幅を行うFET11のドレインDはインピーダンス素子12と信号の出力インピーダンスを調整するための出力整合回路15に接続され、FET11のゲートGは信号源の入力インピーダンスを調整するための入力整合回路14に接続され、FET11のソースはグランド(GND)に接地されている。
【0020】
また、入力整合回路14には、インピーダンス素子13とインピーダンス素子23がこの順に直列に接続され、さらにインピーダンス素子23にゲート電源Vgが接続されている。また、入力整合回路14には、入力端子INも設けられている。インピーダンス素子13とインピーダンス素子23との間の接続点Qには、PNPトランジスタ21のコレクタが接続されている。FET11のドレインDには、インピーダンス素子12とインピーダンス素子22がこの順に直列に接続され、さらにインピーダンス素子22に電源Vccが接続されている。インピーダンス素子12とインピーダンス素子22との間の接続点Pには、PNPトランジスタ21のエミッタが接続されている。
【0021】
出力整合回路15の出力OUTは、増幅回路10の出力信号レベルを検出するための検波回路30に接続されている。検波回路30は定電流回路20のバイアス制御回路40を構成する第2のインターフェイス回路41に接続されている。第2のインターフェイス回路41は検波した信号電圧レベルを調節し、前記信号レベルを次段のA/Dコンバータ42の入力範囲に適合させる働きをする。
【0022】
第2のインターフェイス回路41は前記検波信号をアナログ信号からデジタル信号に変換するためのA/Dコンバータ42に接続され、A/Dコンバータ42は検波出力の信号処理により定電流回路20の制御を行うための制御装置43に接続されている。
制御装置43は制御信号をデジタル信号からアナログ信号に変換するためのD/Aコンバータ44に接続され、D/Aコンバータ44は制御信号をレベル調整するための第1のインターフェイス回路45に接続されている。
第1のインターフェイス回路45の出力は、接続点Rで前記PNPトランジスタ21のベースに接続され、定電流回路20のバイアスを制御する働きをもつ。
【0023】
図2は、本発明における実施の形態に係わる電力増幅装置の初期調整方法に関するフローチャートである。図2に従い本発明における電力増幅装置の初期調整方法について説明する。
【0024】
最初に、制御装置43からD/Aコンバータ44に初期値を与え(S1)、D/Aコンバータ44から第1のインターフェイス回路45に出力電圧(Vin)が与えられ、定電流回路に初期電流が流れる(S2)。
次に、増幅回路10に事前に設定された電力値をもつ高周波信号を入力し(S3)、増幅回路10により増幅された高周波信号出力を、検波回路30により出力電力を検出する(S4)。
【0025】
さらに、制御装置43は、検出した出力電力値が事前に規定された電力値の範囲内にあるかどうか比較を行い(S5)、比較した結果が事前に規定された電力値内にあれば、D/Aコンバータ44の出力電圧を前記制御装置内のメモリに記憶する(S7)。もし、比較した結果が規定値を外れていた場合には、D/A出力電圧を調整して(S6)、再度出力電力を検出し、比較を行う。S2からS6までの処理を規定された電力値内に収束するまで繰り返し行う。
このS1からS7までの処理を行うことにより、可変抵抗をばらつきの調整素子として使用した場合のように、電力増幅装置の出力電力を機械的に調整することなく、前記電力増幅装置の出力電力のばらつきを解消することが可能になる。
【0026】
図3は本発明における実施の形態に係わる電力増幅装置に関する具体的な回路図である。おもに図3を用いて、本発明の実施の形態について具体的に説明する。
【0027】
図3の増幅回路10において、電力増幅を行うFET11のソースSはグランドに接地されており、FET11のドレインDはインダクタ素子12aと出力信号の直流成分をカットするためのコンデンサ15aに接続され、FET11のゲートGは入力信号の直流成分をカットするためのコンデンサ14aとインダクタ14bに接続されている。コンデンサ14aとインダクタ14bにより、増幅回路10の入力インピーダンスの調整を行っている。コンデンサ15aのもう一方の端子は出力端子OUTに接続され、出力端子OUTから増幅回路10により増幅された高周波信号が出力される。
【0028】
また、インダクタ14bに接続される抵抗13aは、FET11のゲートGを保護するための素子であり、一方が抵抗13aに他方が電源Vgに接続される抵抗23aは、入力信号の大小により変化するFET11のドレイン−ソース間電流Idsを一定にするように、PNPトランジスタ21と負帰還回路を構成して、FET11のゲート電圧を調整する。
抵抗23aは数百Ωから数kΩの値をとり、電源(Vg)とIdsの電流範囲に応じて、負帰還が適切に働くような値に設定する。
【0029】
例えば、前記Idsが大きくなった場合は接続点Pの電圧Vpは下降するが、接続点Rの電圧Vrは定電圧なので、結果としてPNPトランジスタ21のVbeが小さくなり、抵抗23aに流入する電流も小さくなり、接続点Qの電圧Vqが下降する。一方、FET11のゲートGはハイインピーダンスなので、抵抗13aにはpAオーダーの電流しか流れず、抵抗13aの抵抗値が、数十Ωのオーダーであれば抵抗13aの電圧降下はほとんど無視できる。
【0030】
FET11のゲート電圧が下がることにより、Idsは小さくなり、やがて一定電流に収束する。さらに、Idsが小さくなった場合は、Idsが大きくなった場合とは逆の動作をして、FET11のゲート電圧が上がり、結果としてIdsが大きくなり、やがてIdsは一定電流に収束する。
【0031】
また、PNPトランジスタ21は、ベースがオペアンプ45aの出力端子に接続点Rで接続され、エミッタが接続点Pに接続されている。接続点Pは抵抗22aとインダクタ12aの間に設けられており、電源Vccと接続点P間の電圧差により定電流を発生する。
【0032】
次に、本発明における、定電流回路の電流値の具体的な設定方法について説明する。
制御装置43は外部から期待される電力増幅装置の出力電力値を与えられると、出力電力値に応じた制御信号をD/Aコンバータ44に出力する。D/Aコンバータ44はデジタル信号をアナログ信号に変換し、図3のような回路構成の第1のインターフェイス回路45が定電流回路20を構成するPNPトランジスタ21のベースに電圧を与えて、定電流回路20に流れる電流を制御することにより、増幅回路10の出力電力値を制御する。
【0033】
第1のインターフェイス回路45はオペアンプ45aと4本の抵抗45b,45c,45d,45eから構成される差動増幅器であり、オペアンプ45aの非反転側端子(+)には電源VccとGND間の抵抗分割等の方法により一定の基準電圧Vrefが与えられ、オペアンプ45aの反転側端子(−)にはD/Aコンバータ44からの信号入力電圧Vinが与えられる。
【0034】
オペアンプ45aの非反転側端子(+)は、片側が基準電圧Vrefの入力端子になっている抵抗45dおよび片側がグランドに接地されている抵抗45eが接続されている。オペアンプ45aの反転側端子(−)は、片側が接続点Rでオペアンプ45aの出力端子に接続されている抵抗45bおよび片側がD/Aコンバータ44からの信号を受ける入力端子Vinに接続されている抵抗45cが、接続されている。
【0035】
従って、前記差動増幅器を構成する4本の抵抗45b,45c,45d,45eの値をRb,Rc,Rd,Reとした時、RbとReが同一の値Rfをとり、RcとRdが同一の値Rsをとるのであれば、差動増幅器の出力電圧VRは
VR=(Rf/Rs)×(Vref−Vin)・・・・・・(1)
となる。
【0036】
さらに抵抗22aとインダクタ12aの接続点Pの電圧Vpは、電圧VrがPNPトランジスタ21のベースとエミッタの間の電圧差Vbeだけレベルシフトされたもの、つまり
VP=Vr+Vbe・・・・・・(2)
が与えられる。
【0037】
よって、定電流回路20に発生するFET11のドレインとソースの間に電流Idsは抵抗22aの値をRAとすると
Ids=(Vcc−Vp)/RA・・・・・・(3)
となる。
【0038】
具体的には、電源Vccが5V、電源Vgが−3V、D/Aコンバータ44の出力電圧範囲が0〜3.3V、オペアンプ45aの入出力が0からVccまで使用可能で、前記PNPトランジスタ21の電圧Vbeが0.7Vである場合に、基準電圧Vrefを4.2Vに、RfとRsを10kΩ、抵抗13aを1Ω、抵抗23aを820Ωに設定することにより、D/Aコンバータの出力電圧が0Vの場合、前記数式(1),(2),(3)により、電圧Vrは4.2V、電圧Vpは4.9Vで、Idsは100mAの電流値となる。D/Aコンバータ44の出力電圧が0.25Vの場合は、電圧Vrは4.05V、電圧Vpは4.75Vで、Idsは250mAの電流値となる。
従って、D/Aコンバータ44の出力電力値を変えることにより、定電流回路20の電流値を任意に設定することが可能である。
図4に定電流回路のIdsを変化させたときの入力電力と出力電力の測定結果の一例を示す。図4に示すように、Idsを変化させれば入力電力に対する出力電力を調整することが可能である。
【0039】
次に、高周波信号の検波方法および高周波信号出力の調整方法について説明する。
図3に示す回路で、増幅回路10は、前記Idsが供給された状態において、高周波信号が入力端子INから入力されると、コンデンサ14aとインダクタ14bから構成される入力整合回路により、高周波入力信号は直流成分のカットと入力インピーダンスの整合を受けて、負荷インダクタ12aとFET11により増幅され、コンデンサ15aにより直流成分がカットされて、出力端子OUTから高周波信号が出力される。
【0040】
増幅回路10より出力された高周波信号は、検波回路30に入力されることにより、電力量に応じた電圧が検波回路30により出力される。検波回路30は方向性結合器(カプラ)と整流回路より構成され、前記高周波信号の一部が前記方向性結合器により取り出され、前記整流回路により直流信号に整流される。
その後、前記直流信号は第2のインターフェイス回路41に入力される。前記第2のインターフェイス回路41は直流電流を直流電圧に変換する回路とA/Dコンバータ42の入力電圧範囲に応じて出力信号の基準値(中間値)と最大最小値を調整する電圧変換回路により構成され、直流電圧信号としてA/Dコンバータ42に入力される。
【0041】
A/Dコンバータ42は、アナログからデジタルに直流電圧信号を変換し、前記で変換されたデジタル信号が制御装置43に入力される。
制御装置43は実際に増幅回路10より出力されている信号レベルを、検波された信号レベルから制御装置43内のメモリにあらかじめ記憶させた変換テーブルを用いて認識する。その後、外部より与えられた所望の出力電力レベルと比較して、出力電力レベルが設定した所望の出力電力レベルの範囲外にあるときは、実際の増幅器の出力電力値が所望の範囲内に収束するように、定電流回路20の電流値の制御を行う。
【0042】
本発明の電力増幅装置を通信装置に適用した例として、携帯型パソコンのPC(PCMCIA)スロットに挿入して使用する無線LANカードがある。前記無線LANカードのような、消費電力に制限(3.3V、1A)があるシステムの場合、消費電力が入力電力の大きさに依存しないことにより、消費電力のマージンを少なくすることができるので、システム設計の上でも有利である。
【0043】
【発明の効果】
本発明によれば、定電流回路を設けたことにより入力信号電力の大きさによらず、一定の消費電力が得られ、バイアス制御装置の出力電圧を可変することにより、定電流回路の電流値を連続的に設定することが可能であり、結果として電力増幅装置のゲインおよび消費電力を任意に設定することが可能になる。
さらに、電力増幅装置の性能ばらつきのために生じる初期調整において、電気的に自動調整が可能であるため、可変抵抗のような機械的調整方法と比較して信頼性および製造コストの点で有利である。
【0044】
従って、携帯型パソコンのPCカードに搭載される無線を使用した通信装置のような消費電力の上限が規定されている用途に使用する場合には、信号の大きさに係らず消費電力が一定になるので電力容量オーバーを防ぐ効果がある。
加えて、電力増幅装置の消費電力を出力電力に応じて連続的に制御可能であるので、定電流回路の電流値の設定を木目細かにできることも、低消費電力化に一層の効果がある。
【図面の簡単な説明】
【図1】本発明における電力増幅装置の一実施形態を示す構成図である。
【図2】本発明における実施形態に係わる電力増幅装置の初期調整方法に関するフローチャートである。
【図3】本発明における実施形態に係わる電力増幅装置の具体的回路図である。
【図4】本発明における実施形態に係わる定電流回路の電流値を変えた場合における電力増幅装置の入力電力と出力電力の測定結果を示す特性図である。
【図5】従来の電力増幅装置の一例を示す回路図である。
【図6】従来の電力増幅装置の他の例を示す回路図である。
【図7】従来の電力増幅装置のさらに他の例を示す回路図である。
【図8】図5に示す従来の電力増幅装置の入力電力と消費電力の関係を示す特性図である。
【符号の説明】
10 増幅回路
11 FET(電界効果トランジスタ)
12,13,22,23 インピーダンス素子
14,15 整合回路
20 定電流回路
21 PNPトランジスタ
30 検波回路
40 定電流回路のバイアス制御回路
41 第2のインターフェイス回路
42 A/Dコンバータ
43 制御装置(メモリ内蔵)
44 D/Aコンバータ
45 第1のインターフェイス回路
45a オペアンプ
P,Q,R 接続点
D FETのドレイン
G FETのゲート
S FETのソース
Claims (3)
- 高周波信号を電力増幅する電力増幅装置において、
高周波信号を電力増幅する増幅回路と、
前記増幅回路の能動素子のドレインに定電流バイアスを供給する定電流回路と、
前記増幅回路の出力電力を検波する検波回路と、
前記定電流回路の能動素子のバイアス電圧を制御するバイアス制御回路と、を備え、
前記バイアス制御回路は、一定の消費電力が得られるようにするために、前記検波回路によって検知した前記増幅回路より出力されている出力電力レベルと外部より与えられた所望の出力電力レベルとの比較を行い、前記出力電力レベルが所望の範囲内に収束するようにバイアス電圧を制御することを特徴とする電力増幅装置。 - 請求項1に記載の電力増幅装置であって、前記バイアス制御回路は、前記バイアス電圧の出力を差動増幅器により行うことを特徴とする電力増幅装置。
- 請求項1又は2に記載の電力増幅器を備えたことを特徴とする通信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001394294A JP3976567B2 (ja) | 2001-12-26 | 2001-12-26 | 電力増幅装置及びそれを用いた通信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001394294A JP3976567B2 (ja) | 2001-12-26 | 2001-12-26 | 電力増幅装置及びそれを用いた通信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003198294A JP2003198294A (ja) | 2003-07-11 |
JP3976567B2 true JP3976567B2 (ja) | 2007-09-19 |
Family
ID=27601068
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001394294A Expired - Fee Related JP3976567B2 (ja) | 2001-12-26 | 2001-12-26 | 電力増幅装置及びそれを用いた通信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3976567B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100361554C (zh) * | 2004-10-20 | 2008-01-09 | 华为技术有限公司 | 一种无线通信系统中记录功放工作状态信息的方法 |
US7671684B2 (en) | 2005-07-05 | 2010-03-02 | Japan Radio Co., Ltd. | FET bias circuit |
CN101944884B (zh) * | 2010-09-26 | 2012-05-16 | 芯通科技(成都)有限公司 | 一种功放模块栅压自动补偿装置及方法 |
JP5758795B2 (ja) | 2011-12-22 | 2015-08-05 | ルネサスエレクトロニクス株式会社 | 無線通信装置 |
CN106208983B (zh) * | 2016-06-30 | 2021-07-16 | 唯捷创芯(天津)电子技术股份有限公司 | 面向时分复用的多模功率放大器模组、芯片及通信终端 |
US20240235501A9 (en) * | 2022-10-20 | 2024-07-11 | Macom Technology Solutions Holdings, Inc. | Adaptive temperature peaking control for wideband amplifiers |
-
2001
- 2001-12-26 JP JP2001394294A patent/JP3976567B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003198294A (ja) | 2003-07-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6522111B2 (en) | Linear voltage regulator using adaptive biasing | |
US5404585A (en) | Power detector that employs a feedback circuit to enable class B operation of a detector transistor | |
US6650181B2 (en) | High-frequency amplifier | |
KR100547236B1 (ko) | 전력증폭기에서의 바이어스 안정화 회로 | |
KR100456184B1 (ko) | 다이내믹레인지가 넓은 소형화 가능한 송신기의 검파회로 | |
US7061326B2 (en) | Transmission circuit capable of efficiently operating a power amplifier | |
US6933786B1 (en) | Amplifier circuit and method | |
JP3976567B2 (ja) | 電力増幅装置及びそれを用いた通信装置 | |
US6420861B2 (en) | Switching regulator drive signal circuit responsive to rapid power source changes for stable output voltage | |
JP3821717B2 (ja) | 直流安定化電源装置 | |
JP3542022B2 (ja) | レギュレータ | |
EP0408137B1 (en) | Amplifier arrangement | |
JP2605904B2 (ja) | 送信電力制御回路 | |
US7436161B2 (en) | Circuit and method for reducing the size and cost of switch mode power supplies | |
JP3062164B2 (ja) | 半導体出力回路およびアイドリング電流の制御方法 | |
US6741134B2 (en) | DC feedback control circuit | |
US7843229B2 (en) | Signal output circuit | |
JP2661546B2 (ja) | 定電圧電源回路 | |
JP3138679B2 (ja) | 検波回路 | |
JP3398907B2 (ja) | バイアス電流制御装置 | |
JP2008071213A (ja) | 電源装置 | |
JPH06309046A (ja) | 電流式出力回路 | |
CN118264110A (zh) | 具有反馈电压调整机制的负电压电源转换器 | |
JPH0744248A (ja) | 定電圧回路 | |
JPH08125697A (ja) | Ask変調における復調回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040611 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060510 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060516 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060612 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061128 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070118 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070619 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070619 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130629 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |