JP3060002U - 集積回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 アナログチップとデジタルチップとが個別に
集積回路化されているため、それぞれの集積回路を動作
させるクロック信号を発振するクロック発振回路を個別
に設置しなければならず製造コストが増大するという課
題があった。 【解決手段】 アナログチップとデジタルチップ１００
とを混成して集積化した集積回路において、アナログチ
ップとデジタルチップ１００とが動作するクロック信号
をデジタルチップ１００に組み込んだクロック発振回路
１０２およびクロック逓倍回路１０３を共用して各チッ
プに供給することによって、集積回路の構成を簡素にす
ることができる。

Description

【考案の詳細な説明】

【０００１】

【考案の属する技術分野】

本考案は、集積回路に関し、特に、アナログチップとデジタルチップとが配設 された集積回路に関する。

【０００２】

【従来の技術】

従来、この種の集積回路として、実公平７−２８７８７号公報に開示されてい るビデオディスク再生装置に備えられた集積回路が知られている。 同公報においては、タイムベース補正回路に適用された集積回路について開示 しており、同タイムベース集積回路は、アナログチップとデジタルチップとが混 在していた集積回路をデジタルチップのみによって集積回路化する構成にしてい る。

【０００３】

【考案が解決しようとする課題】

上述した従来の集積回路を適用したタイムベース補正回路では、アナログチッ プをデジタルチップに置き換えて集積回路化することが実現可能であるが、一般 にＶＣＲやテレビジョンなどの電気機器に適用される集積回路においては、所定 の動作を実行するアナログチップをデジタルチップ化することが困難である。従 って、通常は映像や音声を取り扱う信号系回路を有するアナログチップとタイマ ーやＩ／Ｏ処理などのデジタル信号を取り扱う制御系回路を有するデジタルチッ プとが個別に集積回路化されていた。このように、個別に集積回路化されている ため、それぞれの集積回路を動作させるクロック信号を発振するクロック発振回 路を個別に設置しなければならず製造コストが増大するという課題があった。

【０００４】 また、集積回路内に数多く配設されるアナログチップとデジタルチップとは、 所定の信号線によって配線される。かかる場合、この信号線を伝送される信号に は、ノイズ成分が乗る場合がある。このため、各アナログチップまたはデジタル チップが備える信号を出力する出力端子部分あるいは信号を入力する入力端子部 分にノイズフィルタを配設しなければならない。従って、アナログチップやデジ タルチップの組み合わせによっては、このノイズフィルタの特性を微妙に調整し なければならないため、それぞれ専用のチップ設計を行わなければならず、作業 効率の悪化を招いていた。

【０００５】 本考案は、上記課題にかんがみてなされたもので、アナログチップとデジタル チップとを集積化した集積回路において、使用するクロック発振回路を共用化し て、製造コストの低減を図るとともに、アナログチップとデジタルチップとを所 定の信号処理を実施する中継端子を介して接続することにより、アナログチップ またはデジタルチップにこの所定の信号処理を実現する回路を設置しなくてもよ く、設計効率、製造効率とともに作業効率を向上させることが可能な集積回路の 提供を目的とする。

【０００６】

【課題を解決するための手段】

上記目的を達成するため、請求項１にかかる考案は、所定のアナログ信号を入 力するとともにアナログ信号処理を実行するアナログ信号回路を有するアナログ チップと、同アナログ信号回路と接続し上記アナログ信号回路が出力するアナロ グ信号を入力するとともに、デジタル信号に変換しつつ、所定の制御処理を実行 するデジタル信号回路を有するデジタルチップと、同アナログチップおよびデジ タルチップの動作する所定のクロック信号を出力するクロック発振回路とを備え る集積回路であって、上記デジタルチップおよびアナログチップは、上記クロッ ク発振回路と接続しつつ、同クロック発振回路から所定のクロック信号の供給を 受け、同クロック信号に従って動作する構成としてある。

【０００７】 上記のように構成した請求項１にかかる考案において、集積回路は、所定のア ナログチップと、所定のデジタルチップおよび所定のクロック信号を出力するク ロック発振回路とから構成されている。このアナログチップは、外部よりアナロ グ信号を入力するとともに、所定のアナログ信号処理を実行しつつ同アナログ信 号処理を施したアナログ信号を出力するアナログ信号回路を有している。また、 デジタルチップは、同アナログ信号回路と接続し同アナログ信号回路が出力する アナログ信号を入力するとともにデジタル信号に変換しつつ所定の制御処理を実 行するデジタル信号回路とを備えている。そして、集積回路は、上述したアナロ グチップとデジタルチップとが混合されて集積化されることになる。 このような集積化された各チップの動作する基準となるクロック信号を発振す るクロック発振回路は、集積回路上に組み込まれ、上記デジタルチップおよび上 記アナログチップは、このクロック発振回路に接続し、クロック信号の供給を受 けている。そして、デジタルチップおよびアナログチップはこのクロック信号に 基づいて動作する。ここで、上記クロック発振回路は、デジタルチップ上に配設 してもよいし、アナログチップ上に配設してもよい。また、各チップに配設でき ない場合は、集積回路上に配設しデジタルチップやアナログチップと集積化すれ ばよい。

【０００８】 一方、クロック発振回路をデジタルチップの内部に設置すると、同デジタルチ ップはクロック信号を内部的に取得することが可能になる。従って、このデジタ ルチップが取得するクロック信号にノイズ成分が乗ることを防止することが可能 になる。これにより、クロック信号のノイズ成分に影響を受けやすい同デジタル チップにおけるデジタル信号処理について安定動作を実現することが可能になる 。また、アナログチップは、同一集積回路の内部に設置されたクロック発振回路 からクロック信号を入力するため、最短の信号経路を形成することができ、安定 したクロック信号の供給を受けることが可能になるため好適である。

【０００９】 集積回路化されたアナログチップとデジタルチップとは、所定の信号線で配線 され、相互に所定の信号を伝送しつつ、所定の信号処理を実現している。しかし 、信号線にてダイレクトに配線されてしまうと、回路の修正や入れ替えを行う場 合に不便であった。 そこで、請求項２にかかる考案は、請求項１に記載の集積回路において、上記 アナログチップおよびデジタルチップ間には、配線を中継する所定の中継端子が 配設される構成としてある。

【００１０】 上記のように構成した請求項２にかかる考案において、アナログチップおよび デジタルチップとを所定の信号線にて配線するとき、同アナログチップとデジタ ルチップとの間に所定の中継端子を配設する。そして、同アナログチップと中継 端子を配線するとともに、同中継端子とデジタルチップを配線することによって 、所定の信号の伝送を可能にする。ここで、この中継端子は、回路間を接続され る信号線を中継することができればよく、アナログ信号回路とデジタル信号回路 間に配設する形態に限定されることはなく、アナログ信号回路間を配線する場合 に配設してもよいし、デジタル信号回路間を配線する場合に配設してもよい。

【００１１】 一方、上述したように中継端子を経由して接続されるアナログチップあるいは デジタルチップ間を信号線によって伝送される信号には、特定あるいは不特定の 要因によりノイズ成分が乗ってしまうことがある。このようにノイズ成分が乗っ た信号によって信号処理を実行すると誤動作が発生する可能性があることはいう までもない。かかる場合、従来の集積回路ではこのノイズ成分を減衰するために 各チップの出力端子あるいは入力端子部分に所定のノイズフィルタを組み込んで いた。すなわち、各チップにて信号を入出力する水際で信号に乗ったノイズ成分 を阻止するようにされていた。

【００１２】 しかし、このように各チップに所定の特性を有するノイズフィルタを組み込ん でしまうと、この特性の修正が必要な場合、各チップを取り外しノイズフィルタ 部分を微調整しなければならなく作業が煩雑になっていた。そこで、上述した中 継端子を利用して、簡易にノイズフィルタの微調整が行うことができると好適で ある。また、中継端子にて上述したようにノイズ成分を減衰させるだけでなく、 信号タイミングを遅延させたりするなど所定の信号成分を変形することができれ ばより好適である。 そこで、請求項３にかかる考案は、請求項２に記載の集積回路において、上記 中継端子は、中継端子を経由して伝送される信号の所定の信号成分を変形するイ ンターフェース回路を備える構成としてある。

【００１３】 上記のように構成した請求項３にかかる考案において、中継端子を経由して伝 送される所定の信号成分を変形させるインターフェース回路を中継端子に設置し 、このアナログチップから出力される信号およびデジタルチップから出力される 信号を変形して伝送させる。 ここで、インターフェース回路にて信号成分を変形するとは、信号に乗ったノ イズ成分をノイズフィルタによって減衰させることであってもよいし、ハイパス フィルタやローパスフィルタによって所定の周波数成分のみを中継するものであ ってもよい。このインターフェース回路に遅延回路を組み込んで中継した信号を 所定時間遅延させて中継するようにしてもよい。

【００１４】

【考案の効果】

以上説明したように本考案は、アナログチップとデジタルチップとを混成した 集積回路において、各チップが動作するクロック発振回路をデジタルチップに搭 載するとともに各チップにて共用化し、製造コストの低減を図ることが可能な集 積回路を提供することができる。 さらに、請求項２にかかる考案によれば、アナログチップとデジタルチップと を中継端子を介して接続するため、チップの修正や入れ替えなどの仕様変更に容 易に対応することが可能になる。 さらに、請求項３にかかる考案によれば、中継端子に所定の信号処理を実現す るインターフェース回路を組み込むことによって、この信号処理を実施する回路 をアナログチップやデジタルチップに組み込む必要がなくなる。

【００１５】

【考案の実施の形態】

以下、図面にもとづいて本考案の実施形態を説明する。 図１は、本考案の一実施形態にかかる集積回路を適用するテレビジョンを概略 ブロック図により示している。 同図において、チューナ１０は、テレビ放送信号の入力源としてＵ／Ｖアンテ ナまたはＣＡＴＶ（ＮＯＲＭＡＬ）同軸ケーブルのいずれか一方を接続可能であ り、両者のテレビ放送帯域に対応して所望周波数の信号を受信するとともに、受 信した信号から所要の信号だけを選択して高周波増幅し、中間周波信号に変換し て出力する。本実施形態におけるチューナ１０は、いわゆるＰＬＬ方式の選局機 構を採用しており、所定の周波数データの入力に基づいて局部発振周波数を直接 的に制御することにより、受信周波数を制御可能となっている。

【００１６】 チューナ１０から出力された中間周波信号は、ＶＩＦ回路２０にて映像中間周 波増幅されてビデオＩＣ３０に出力される。また、音声中間周波信号は、映像中 間周波増幅の過程において第二音声中間周波信号として取り出され、オーディオ ＩＣ４０にてＦＭ検波された後に適宜増幅されてスピーカ４１に供給される。 一方、ビデオＩＣ３０においては、入力された映像中間周波増幅信号を映像検 波した後、その検波出力に基づいて水平および垂直同期信号を分離し、それぞれ 所定の水平および垂直出力段に供給する。また、上記検波出力に基づいて所定の 色復調処理を施して元の色信号を生成し、この色信号に基づいてＣＲＴ３１をド ライブするように構成されている。 さらに、ビデオＩＣ３０は、実際の映像搬送波の周波数と基準周波数とのずれ に応じたＡＦＴ電圧を発生するようになっており、このＡＦＴ電圧と上記分離し た同期信号とをマイコン５０に供給している。

【００１７】 このように、テレビジョンには、増幅信号などのアナログ信号を取り扱う各種 のアナログ回路と、色信号やＡＦＴ電圧などのデジタル信号を取り扱う各種のデ ジタル回路とから構成される。そして、アナログ回路について所定の機能ごとに 集約され、アナログチップとしてチップ化される。また、デジタル回路について も所定の機能ごとに集約化されデジタルチップとしてチップ化されている。 以降は、アナログチップおよびデジタルチップが構成される形態について説明 する。

【００１８】 最初に、上述したデジタルチップの概略ブロック図を図２に示す。 デジタルチップ１００は、所定の信号処理を実行する複数のデジタル回路１０ １と、同デジタル回路１０１に動作クロック信号を供給するクロック発振回路１ ０２を備えている。また、クロック発振回路１０２から出力されるクロック信号 は、クロック分周回路１０３に入力され、所定の分周比によって周波数を分周さ れる。そして、上述したように各デジタル回路１０１に供給されている。 また、デジタルチップ１００は電源端子１０４から約５ボルトの電圧供給を受 け動作する。従って、クロック発振回路１０２において発振されクロック分周回 路１０３から各デジタル回路１０１に供給されるクロック信号は、図３に示すよ うに、所定の周期を有するとともに、電圧レベル幅約５ボルトを形成している。 また、同デジタルチップ１００は、集積回路に組み付けられる他のチップとの信 号の伝送を実行するために、入出力ポート１０５を備えている。

【００１９】 次に、アナログチップの概略ブロック図を図４に示す。 このアナログチップ２００は、デジタルチップ１００のクロック分周回路１０ ３と接続されてクロック信号の供給を受けて動作する。ここで、アナログチップ ２００は、所定の信号処理を実行するアナログ回路２０１を備え、電源２０２か ら３ボルトの電圧を供給され動作する。また、集積回路に組み付けられる他のチ ップとの信号の伝送を実行するために、入出力ポート２０３を備えている。

【００２０】 上述したアナログチップ２００とデジタルチップ１００とが混成された集積回 路の一態様として、図５に示すような各チップ１００，２００間を中継端子３０ ０を介して配線したＩＣパッケージがある。 かかる場合、デジタルチップ１００の入出力ポート１０５とアナログチップ２ ００の入出力ポート２０３を配線するとき、それぞれ対応するポートの端子をダ イレクトに接続するのではなく、一旦中継端子３００に接続する。このように、 本実施形態においては、中継端子３００はアナログチップ２００とデジタルチッ プ１００との間を伝送する信号線数に対応した電極端子３０１〜３０ｎを備える 構成を採用している。

【００２１】 また、アナログチップ２００とデジタルチップ１００との間を伝送される信号 には、特定あるいは不特定の原因によってノイズ成分が乗ることがある。かかる 場合、通常、図６に示すように各チップ１００，２００の入出力ポート１０５ま たは２０３にノイズフィルタ回路４００が組み込まれ、入力される信号のノイズ を減衰させたり、出力される信号のノイズを減衰させている。 しかし、このように各チップ１００，２００にノイズフィルタ回路４００を組 み込むとチップ面積が大きくなるとともに、このノイズフィルタ回路４００の特 性を変更する場合に、チップ１００，２００を取り外して変更作業を実施したり 、チップ１００，２００をそっくり取り替えたりしなければならなかった。

【００２２】 ここで、図７に示すように中継端子４００にノイズフィルタ回路４０１を組み 込む構成を採用すると、上述したノイズフィルタ回路４０１の特性を変更する場 合は、この中継端子３００を取り外したり、取り替えすればよく作業が簡易にな るとともに、各チップ１００，２００の構成を簡略にすることが可能になる。 このノイズフィルタ回路４００，４０１は、ハイパスフィルタによって形成し てもよいし、ローパスフィルタによって形成してもよく、同ノイズフィルタ回路 ４００，４０１の特性は適宜変更可能である。むろん、このように中継端子３０ ０に組み込む所定の信号処理を施す回路は、ノイズフィルタ回路４０１に限定さ れるものではなく、入出力信号に所定の遅延時間を加える遅延回路であってもよ い。 本実施形態においては、中継端子３００の全ての信号線にノイズフィルタ回路 ４０１を形成する構成を採用しているが、図８に示すように信号端子ごとにノイ ズフィルタ回路４０１を形成したり、遅延回路４０２を形成したり、電極端子４ ０３を形成する構成を採用してもよいことはいうまでもない。

【００２３】 このように、アナログチップ２００とデジタルチップ１００とを混成して集積 化した集積回路において、アナログチップ２００とデジタルチップ１００とが動 作するクロック信号を出力するクロック発振回路１０２を集積回路に組み込こみ クロック分周回路１０３を共用して各チップ１００，２００にクロック信号を供 給することによって、集積回路の構成を簡素にすることができる。 また、デジタルチップ１００側にクロック発振回路１０２を組み込むことによ り、デジタルチップ１００においてはノイズ成分が乗らないクロック信号に基づ いて動作させることができるため、クロック信号に乗ったノイズ成分によって動 作が不安定になり易い同デジタルチップ１００を安定化させることが可能になる とともに、動作電圧レベルの高いデジタルチップ１００のクロック信号を降圧し てアナログチップ２００に供給することによって、電圧変換手段を簡素にするこ とができる。 そして、デジタルチップ１００とアナログチップ２００の間に中継端子３００ を配設することによって、集積回路の組み立てを簡易にすることが可能になる。 さらに、この中継端子３００に所定の信号処理を実行する回路を組み込むこと によって、各チップ１００，２００の構成を簡素化するとともに、所定の作業を 容易にすることが可能である。

【図面の簡単な説明】

【図１】本考案の一実施形態にかかる集積回路を適用し
たテレビジョンの構成を示す概略ブロック図である。

【図２】本テレビジョンに適用された集積回路に配設さ
れるデジタルチップの概略ブロック図である。

【図３】同デジタルチップ内部のクロック信号を一例を
示したタイムチャートである。

【図４】本テレビジョンに適用された集積回路に配設さ
れるアナログチップの概略ブロック図である。

【図５】同集積回路内のデジタルチップとアナログチッ
プとを中継端子を介して接続した場合の概略ブロック図
である。

【図６】アナログチップまたはデジタルチップにノイズ
フィルタ回路を組み付けた場合の概略ブロック図であ
る。

【図７】同中継端子の変形例を示した概略ブロック図で
ある。

【図８】同中継端子の他の変形例を示した概略ブロック
図である。

【符号の説明】

１０…チューナ ２０…ＶＩＦ回路 ３０…ビデオＩＣ ４０…オーディオＩＣ ５０…マイコン

Claims (3)

【実用新案登録請求の範囲】
1. 【請求項１】 所定のアナログ信号を入力するとともに
   アナログ信号処理を実行するアナログ信号回路を有する
   アナログチップと、同アナログ信号回路と接続し上記ア
   ナログ信号回路が出力するアナログ信号を入力するとと
   もに、デジタル信号に変換しつつ、所定の制御処理を実
   行するデジタル信号回路を有するデジタルチップと、同
   アナログチップおよびデジタルチップの動作する所定の
   クロック信号を出力するクロック発振回路とを備える集
   積回路であって、 上記デジタルチップおよびアナログチップは、上記クロ
   ック発振回路と接続しつつ、同クロック発振回路から所
   定のクロック信号の供給を受け、同クロック信号に従っ
   て動作することを特徴とする集積回路。
2. 【請求項２】 上記請求項１に記載の集積回路におい
   て、 上記アナログチップおよびデジタルチップ間には、配線
   を中継する所定の中継端子が配設されることを特徴とす
   る集積回路。
3. 【請求項３】 上記請求項２に記載の集積回路におい
   て、 上記中継端子は、中継端子を経由して伝送される信号の
   所定の信号成分を変形するインターフェース回路を備え
   ることを特徴とする集積回路。