JP3058409B2 - 半導体チップの実装方法および実装構造 - Google Patents
半導体チップの実装方法および実装構造Info
- Publication number
- JP3058409B2 JP3058409B2 JP10000562A JP56298A JP3058409B2 JP 3058409 B2 JP3058409 B2 JP 3058409B2 JP 10000562 A JP10000562 A JP 10000562A JP 56298 A JP56298 A JP 56298A JP 3058409 B2 JP3058409 B2 JP 3058409B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- electrode
- mounting
- mounting structure
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/325—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by abutting or pinching, i.e. without alloying process; mechanical auxiliary parts therefor
- H05K3/326—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by abutting or pinching, i.e. without alloying process; mechanical auxiliary parts therefor the printed circuit having integral resilient or deformable parts, e.g. tabs or parts of flexible circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
Landscapes
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、半導体チップの
実装方法および実装構造に関し、さらに言えば、回路基
板等の実装対象物に対して導電性バンプを介して半導体
チップを接合する、いわゆる「フリップチップ・ボンデ
ィング（flip-chip bonding）」型の半導体チップの実
装方法および実装構造に関する。
実装方法および実装構造に関し、さらに言えば、回路基
板等の実装対象物に対して導電性バンプを介して半導体
チップを接合する、いわゆる「フリップチップ・ボンデ
ィング（flip-chip bonding）」型の半導体チップの実
装方法および実装構造に関する。
【０００２】
【従来の技術】この種の半導体チップの実装構造の従来
例を図８に示す。
例を図８に示す。
【０００３】図８において、半導体チップ１０１の表面
１０１ａには、導電性膜からなる複数の電極１０２が形
成されている。それらの電極１０２の上には、ソルダ材
からなる導電性バンプ１０３がそれぞれ形成されてい
る。一方、回路基板１１１の表面１１１ａには、導電性
膜からなる複数の電極１１２が形成されている。それら
の電極１１２の上には、ソルダ材からなる導電性バンプ
１１３がそれぞれ形成されている。
１０１ａには、導電性膜からなる複数の電極１０２が形
成されている。それらの電極１０２の上には、ソルダ材
からなる導電性バンプ１０３がそれぞれ形成されてい
る。一方、回路基板１１１の表面１１１ａには、導電性
膜からなる複数の電極１１２が形成されている。それら
の電極１１２の上には、ソルダ材からなる導電性バンプ
１１３がそれぞれ形成されている。
【０００４】この実装構造は、次のような実装工程によ
り実現される。すなわち、まず、半導体チップ１０１の
表面１０１ａの電極１０２上にバンプ１０３を、回路基
板１１１の表面１１１ａの電極１１２上にバンプ１１３
をそれぞれ固着させる。次に、半導体チップ１０１のバ
ンプ１０３の端面１０３ａを、回路基板１１１のバンプ
１１３の端面１１３ａに対向させる。その後、半導体チ
ップ１０１と回路基板１１１の間に圧力を印加し、バン
プ１０３とバンプ１１３を圧着する。さらに、加熱して
バンプ１０３と１１３を溶解・凝固させることにより、
それらのバンプ１０３と１１３とを機械的に接合させ
る。この機械的接合により、半導体チップ１０１の電極
１０２と回路基板１１１の電極１１２とは電気的にも接
続される。こうして、半導体チップ１０１が回路基板１
１１上に実装される。
り実現される。すなわち、まず、半導体チップ１０１の
表面１０１ａの電極１０２上にバンプ１０３を、回路基
板１１１の表面１１１ａの電極１１２上にバンプ１１３
をそれぞれ固着させる。次に、半導体チップ１０１のバ
ンプ１０３の端面１０３ａを、回路基板１１１のバンプ
１１３の端面１１３ａに対向させる。その後、半導体チ
ップ１０１と回路基板１１１の間に圧力を印加し、バン
プ１０３とバンプ１１３を圧着する。さらに、加熱して
バンプ１０３と１１３を溶解・凝固させることにより、
それらのバンプ１０３と１１３とを機械的に接合させ
る。この機械的接合により、半導体チップ１０１の電極
１０２と回路基板１１１の電極１１２とは電気的にも接
続される。こうして、半導体チップ１０１が回路基板１
１１上に実装される。
【０００５】なお、特開平６−５７４８号公報には、こ
の種の半導体チップの実装構造の他の従来例が開示され
ている。この公報に記載の実装構造では、半導体チップ
と回路基板との間に弾性材よりなる伝熱片が配置され、
それによって半導体チップで発生する熱の放熱を効果的
に行うようにしている。
の種の半導体チップの実装構造の他の従来例が開示され
ている。この公報に記載の実装構造では、半導体チップ
と回路基板との間に弾性材よりなる伝熱片が配置され、
それによって半導体チップで発生する熱の放熱を効果的
に行うようにしている。
【０００６】
【発明が解決しようとする課題】上記従来の半導体Ｚチ
ップの実装構造では、次のような問題点がある。
ップの実装構造では、次のような問題点がある。
【０００７】半導体チップ１０１または回路基板１１１
に導電性バンプ１０３、１１３をそれぞれ形成または固
着する際には、製造工程における種々の要因により、バ
ンプ１０３、１１３の高さＨとＨ’にバラツキ（誤差）
が生じることが避けられない。このバラツキがあると、
図８に示すように、高さＨとＨ’が相対的に大きい領域
１２１において、バンプ１０３、１１３の端面１０３
ａ、１１３ａが接触しても、高さＨとＨ’が相対的に小
さい領域１２２においては、端面１０３ａと端面１１３
ａとの間に間隙１０５が生じてしまう。つまり、端面１
０３ａと端面１１３ａとの間に接合不良を起こす。
に導電性バンプ１０３、１１３をそれぞれ形成または固
着する際には、製造工程における種々の要因により、バ
ンプ１０３、１１３の高さＨとＨ’にバラツキ（誤差）
が生じることが避けられない。このバラツキがあると、
図８に示すように、高さＨとＨ’が相対的に大きい領域
１２１において、バンプ１０３、１１３の端面１０３
ａ、１１３ａが接触しても、高さＨとＨ’が相対的に小
さい領域１２２においては、端面１０３ａと端面１１３
ａとの間に間隙１０５が生じてしまう。つまり、端面１
０３ａと端面１１３ａとの間に接合不良を起こす。
【０００８】この場合に、対向するバンプ１０３および
１１３を全て圧着させて間隔１０５が生じないように、
半導体チップ１０１と回路基板１２１の間の圧力を増加
させると、接合不良は解消できる。しかし、こうする
と、印加圧力は領域１２２では適正となるが領域１２１
では過剰となる。この過剰な印加圧力は、半導体チップ
１０１にクラックを発生させたり、印加圧力により発生
した応力が半導体チップ１０１の電気的特性を変化させ
たりする、といった問題を引き起こす。
１１３を全て圧着させて間隔１０５が生じないように、
半導体チップ１０１と回路基板１２１の間の圧力を増加
させると、接合不良は解消できる。しかし、こうする
と、印加圧力は領域１２２では適正となるが領域１２１
では過剰となる。この過剰な印加圧力は、半導体チップ
１０１にクラックを発生させたり、印加圧力により発生
した応力が半導体チップ１０１の電気的特性を変化させ
たりする、といった問題を引き起こす。
【０００９】これらの問題は、シリコン（Ｓｉ）に比べ
て割れやすく、また応力により電気的特性が変動しやす
い化合物半導体（例えばＧａＡｓなど）のチップの場合
により顕著となる。すなわち、半導体チップ１０１が化
合物半導体のチップである場合には、間隔１０５をなく
すような十分な加圧が行えないため、対向するバンプ１
０３および１１３の圧着が不十分となりやすく、接合不
良を起こしやすい。
て割れやすく、また応力により電気的特性が変動しやす
い化合物半導体（例えばＧａＡｓなど）のチップの場合
により顕著となる。すなわち、半導体チップ１０１が化
合物半導体のチップである場合には、間隔１０５をなく
すような十分な加圧が行えないため、対向するバンプ１
０３および１１３の圧着が不十分となりやすく、接合不
良を起こしやすい。
【００１０】先に述べた特開平６−５７４８号公報に開
示された半導体チップの実装構造は、半導体チップと回
路基板との間に弾性材よりなる伝熱片を配置して放熱効
率を改善するものであるから、この実装構造ではこれら
の問題を解決することはできない。
示された半導体チップの実装構造は、半導体チップと回
路基板との間に弾性材よりなる伝熱片を配置して放熱効
率を改善するものであるから、この実装構造ではこれら
の問題を解決することはできない。
【００１１】そこで、この発明の目的は、導電性バンプ
の高さにバラツキがあっても、接合不良が生じない半導
体チップの実装方法および実装構造を提供することにあ
る。
の高さにバラツキがあっても、接合不良が生じない半導
体チップの実装方法および実装構造を提供することにあ
る。
【００１２】この発明の他の目的は、実装時に半導体チ
ップにクラックの発生や電気的特性の変化が生じる恐れ
のない半導体チップの実装方法および実装構造を提供す
ることにある。
ップにクラックの発生や電気的特性の変化が生じる恐れ
のない半導体チップの実装方法および実装構造を提供す
ることにある。
【００１３】
【課題を解決するための手段】（１） この発明の半導
体チップの実装方法は、半導体チップの表面に設けられ
た第１電極と実装対象物の表面に設けられた第２電極と
を導電性バンプを介して接合する半導体チップの実装方
法において、前記第１電極および前記第２電極の少なく
とも一方に対して、前記導電性バンプが接触する箇所に
加圧により変形可能な凸部を形成する第１ステップと、
前記第１電極と前記第２電極との間に前記導電性バンプ
を介在させて、前記半導体チップの表面を前記実装対象
物の表面に対向させる第２ステップと、前記半導体チッ
プと前記実装対象物との間に圧力を印加して、前記第１
電極と前記第２電極とを前記導電性バンプを介して接合
する第３ステップとを備え、前記第３ステップで印加さ
れる圧力によって、前記第１電極および前記第２電極の
少なくとも一方に形成された前記凸部がその高さ方向に
変形し、もって前記半導体チップに対する過剰な圧力の
印加を防止することを特徴とする。
体チップの実装方法は、半導体チップの表面に設けられ
た第１電極と実装対象物の表面に設けられた第２電極と
を導電性バンプを介して接合する半導体チップの実装方
法において、前記第１電極および前記第２電極の少なく
とも一方に対して、前記導電性バンプが接触する箇所に
加圧により変形可能な凸部を形成する第１ステップと、
前記第１電極と前記第２電極との間に前記導電性バンプ
を介在させて、前記半導体チップの表面を前記実装対象
物の表面に対向させる第２ステップと、前記半導体チッ
プと前記実装対象物との間に圧力を印加して、前記第１
電極と前記第２電極とを前記導電性バンプを介して接合
する第３ステップとを備え、前記第３ステップで印加さ
れる圧力によって、前記第１電極および前記第２電極の
少なくとも一方に形成された前記凸部がその高さ方向に
変形し、もって前記半導体チップに対する過剰な圧力の
印加を防止することを特徴とする。
【００１４】（２） この発明の半導体チップの実装方
法では、半導体チップの表面に設けられた第１電極と実
装対象物の表面に設けられた第２電極の少なくとも一方
に形成された凸部が、第３ステップで印加される圧力に
よってその高さ方向に変形し、もって半導体チップに対
する過剰な圧力の印加が防止される。このため、導電性
バンプの高さにバラツキがあっても、印加された圧力を
すべての第１電極と第２電極が導電性バンプを介して適
正に接合されるように、且つ半導体チップに悪影響を与
えないように設定することが可能となる。よって、導電
性バンプの高さにバラツキがあっても接合不良が生じな
い。
法では、半導体チップの表面に設けられた第１電極と実
装対象物の表面に設けられた第２電極の少なくとも一方
に形成された凸部が、第３ステップで印加される圧力に
よってその高さ方向に変形し、もって半導体チップに対
する過剰な圧力の印加が防止される。このため、導電性
バンプの高さにバラツキがあっても、印加された圧力を
すべての第１電極と第２電極が導電性バンプを介して適
正に接合されるように、且つ半導体チップに悪影響を与
えないように設定することが可能となる。よって、導電
性バンプの高さにバラツキがあっても接合不良が生じな
い。
【００１５】また、印加された圧力は、半導体チップに
悪影響を与えないように設定されるので、実装工程にお
いて半導体チップにクラックの発生や電気的特性の変化
が生じない。
悪影響を与えないように設定されるので、実装工程にお
いて半導体チップにクラックの発生や電気的特性の変化
が生じない。
【００１６】（３） この発明の半導体チップの実装方
法の好ましい例では、前記第１ステップにおいて、前記
第１電極および前記第２電極の少なくとも一方と、前記
半導体チップおよび前記実装対象物の少なくとも一方の
対応する表面との間に空隙を形成することにより、前記
凸部が形成される。
法の好ましい例では、前記第１ステップにおいて、前記
第１電極および前記第２電極の少なくとも一方と、前記
半導体チップおよび前記実装対象物の少なくとも一方の
対応する表面との間に空隙を形成することにより、前記
凸部が形成される。
【００１７】この発明の半導体チップの実装方法の他の
好ましい例では、前記第１ステップにおいて、前記第１
電極および前記第２電極の少なくとも一方を、前記半導
体チップおよび前記実装対象物の少なくとも一方の対応
する表面に対して屈曲させることにより、前記凸部が形
成される。
好ましい例では、前記第１ステップにおいて、前記第１
電極および前記第２電極の少なくとも一方を、前記半導
体チップおよび前記実装対象物の少なくとも一方の対応
する表面に対して屈曲させることにより、前記凸部が形
成される。
【００１８】この発明の半導体チップの実装方法のさら
に他の好ましい例では、前記第２ステップにおいて、前
記半導体チップの表面を前記実装対象物の表面に対向さ
せる前に、前記導電性バンプが前記第１電極および前記
第２電極のいずれか一方に固着される。
に他の好ましい例では、前記第２ステップにおいて、前
記半導体チップの表面を前記実装対象物の表面に対向さ
せる前に、前記導電性バンプが前記第１電極および前記
第２電極のいずれか一方に固着される。
【００１９】この発明の半導体チップの実装方法のさら
に他の好ましい例では、前記第２ステップにおいて、前
記半導体チップの表面を前記実装対象物の表面に対向さ
せる前に、前記導電性バンプが前記第１電極および前記
第２電極の双方にそれぞれ固着される。
に他の好ましい例では、前記第２ステップにおいて、前
記半導体チップの表面を前記実装対象物の表面に対向さ
せる前に、前記導電性バンプが前記第１電極および前記
第２電極の双方にそれぞれ固着される。
【００２０】（４） この発明の半導体チップの実装構
造は、半導体チップの表面に設けられた第１電極と実装
対象物の表面に設けられた第２電極とを導電性バンプを
介して接合してなる半導体チップの実装構造において、
前記第１電極および前記第２電極の少なくとも一方が、
前記導電性バンプが接触する箇所に加圧により変形可能
な凸部を有しており、前記半導体チップを前記実装対象
物に接合する際に印加される圧力によって前記凸部がそ
の高さ方向に変形し、もって前記半導体チップに対する
過剰な圧力の印加を防止することを特徴とする。
造は、半導体チップの表面に設けられた第１電極と実装
対象物の表面に設けられた第２電極とを導電性バンプを
介して接合してなる半導体チップの実装構造において、
前記第１電極および前記第２電極の少なくとも一方が、
前記導電性バンプが接触する箇所に加圧により変形可能
な凸部を有しており、前記半導体チップを前記実装対象
物に接合する際に印加される圧力によって前記凸部がそ
の高さ方向に変形し、もって前記半導体チップに対する
過剰な圧力の印加を防止することを特徴とする。
【００２１】（５） この発明の半導体チップの実装構
造では、半導体チップの表面に設けられた第１電極と実
装対象物の表面に設けられた第２電極の少なくとも一方
に形成された凸部が、第３ステップで印加される圧力に
よってその高さ方向に変形し、もって半導体チップに対
する過剰な圧力の印加が防止される。このため、導電性
バンプの高さにバラツキがあっても、印加された圧力を
すべての第１電極と第２電極が導電性バンプを介して適
正に接合されるように、且つ半導体チップに悪影響を与
えないように設定することが可能となる。よって、導電
性バンプの高さにバラツキがあっても接合不良が生じな
い。
造では、半導体チップの表面に設けられた第１電極と実
装対象物の表面に設けられた第２電極の少なくとも一方
に形成された凸部が、第３ステップで印加される圧力に
よってその高さ方向に変形し、もって半導体チップに対
する過剰な圧力の印加が防止される。このため、導電性
バンプの高さにバラツキがあっても、印加された圧力を
すべての第１電極と第２電極が導電性バンプを介して適
正に接合されるように、且つ半導体チップに悪影響を与
えないように設定することが可能となる。よって、導電
性バンプの高さにバラツキがあっても接合不良が生じな
い。
【００２２】また、印加された圧力は、半導体チップに
悪影響を与えないように設定されるので、実装工程にお
いて半導体チップにクラックの発生や電気的特性の変化
が生じない。
悪影響を与えないように設定されるので、実装工程にお
いて半導体チップにクラックの発生や電気的特性の変化
が生じない。
【００２３】（６） この発明の半導体チップの実装構
造の好ましい例では、前記凸部が、その凸部を備えた前
記第１電極および前記第２電極の少なくとも一方と、前
記半導体チップおよび前記実装対象物の少なくとも一方
の対応する表面との間に空隙を有する。
造の好ましい例では、前記凸部が、その凸部を備えた前
記第１電極および前記第２電極の少なくとも一方と、前
記半導体チップおよび前記実装対象物の少なくとも一方
の対応する表面との間に空隙を有する。
【００２４】この発明の半導体チップの実装構造の他の
好ましい例では、前記凸部を備えた前記第１電極および
前記第２電極の少なくとも一方が、前記半導体チップお
よび前記実装対象物の少なくとも一方の対応する表面に
対して屈曲している。
好ましい例では、前記凸部を備えた前記第１電極および
前記第２電極の少なくとも一方が、前記半導体チップお
よび前記実装対象物の少なくとも一方の対応する表面に
対して屈曲している。
【００２５】この発明の半導体チップの実装構造のさら
に他の好ましい例では、前記導電性バンプが、前記第１
電極および前記第２電極のいずれか一方に固着された単
一部分から形成される。
に他の好ましい例では、前記導電性バンプが、前記第１
電極および前記第２電極のいずれか一方に固着された単
一部分から形成される。
【００２６】この発明の半導体チップの実装構造の他の
好ましい例では、前記導電性バンプが、前記第１電極に
固着された第１部分と、前記第２電極に固着された第２
部分とから形成される。
好ましい例では、前記導電性バンプが、前記第１電極に
固着された第１部分と、前記第２電極に固着された第２
部分とから形成される。
【００２７】
【発明の実施の形態】以下、この発明の好適な実施の形
態を添付図面を参照しながら具体的に説明する。
態を添付図面を参照しながら具体的に説明する。
【００２８】（第１実施形態）図１は、この発明の第１
実施形態の半導体チップの実装構造に使用される半導体
チップ１および回路基板２１を示す。
実施形態の半導体チップの実装構造に使用される半導体
チップ１および回路基板２１を示す。
【００２９】図１（ａ）に示すように、この半導体チッ
プ１は、本体部２の表面（電極形成面）３に形成された
複数の電極１０と、それら電極１０上に固着された複数
の導電性バンプ４を備えている。
プ１は、本体部２の表面（電極形成面）３に形成された
複数の電極１０と、それら電極１０上に固着された複数
の導電性バンプ４を備えている。
【００３０】各電極１０は、導電性の膜をパターン化し
て形成されており、半導体チップ１の本体部２の表面３
に沿って延在するリード部１１と、表面３から離れて断
面が略台形に屈曲したブリッジ部１２とを備えて構成さ
れている。ブリッジ部１２と表面３との間には、断面が
略台形の空隙１４が形成されている。空隙１４には、大
気が封入されている。こうして、ブリッジ部１２はエア
ブリッジ構造をなしている。
て形成されており、半導体チップ１の本体部２の表面３
に沿って延在するリード部１１と、表面３から離れて断
面が略台形に屈曲したブリッジ部１２とを備えて構成さ
れている。ブリッジ部１２と表面３との間には、断面が
略台形の空隙１４が形成されている。空隙１４には、大
気が封入されている。こうして、ブリッジ部１２はエア
ブリッジ構造をなしている。
【００３１】各バンプ４は、略円錐台形状をなし、対応
する電極１０のブリッジ部１２上に固着されている。
する電極１０のブリッジ部１２上に固着されている。
【００３２】各電極１０は、例えば、幅が９０±９μ
ｍ、膜厚が３±０．３μｍのストライプ状のＡｕ膜によ
り形成される。半導体チップ１の表面３から電極１０の
ブリッジ部１２の内面までの距離（空隙１４の高さ）ｄ
１は、例えば１０±１μｍとなるように形成される。ブ
リッジ部１２の平坦部の幅Ｌ１は、例えば９０±９μｍ
である。各バンプ４は、例えば、最大直径Ｄ１が６０±
６μｍ、ブリッジ部１２の平坦部の外面からの高さＴ１
が３０±３μｍの円錐台形とされる。各バンプ４は、例
えばＰｂ／Ｓｎなどのソルダ材で形成される。
ｍ、膜厚が３±０．３μｍのストライプ状のＡｕ膜によ
り形成される。半導体チップ１の表面３から電極１０の
ブリッジ部１２の内面までの距離（空隙１４の高さ）ｄ
１は、例えば１０±１μｍとなるように形成される。ブ
リッジ部１２の平坦部の幅Ｌ１は、例えば９０±９μｍ
である。各バンプ４は、例えば、最大直径Ｄ１が６０±
６μｍ、ブリッジ部１２の平坦部の外面からの高さＴ１
が３０±３μｍの円錐台形とされる。各バンプ４は、例
えばＰｂ／Ｓｎなどのソルダ材で形成される。
【００３３】図１（ｂ）に示すように、この回路基板２
１は、本体部２２の表面（チップ実装面）２３に形成さ
れた複数の電極３０と、それら電極３０上に固着された
複数の導電性バンプ２４を備えている。
１は、本体部２２の表面（チップ実装面）２３に形成さ
れた複数の電極３０と、それら電極３０上に固着された
複数の導電性バンプ２４を備えている。
【００３４】各電極３０は、導電性の膜をパターン化し
て形成されており、回路基板２１の本体部２２の表面２
３に沿って延在するリード部３１と、表面２３から離れ
て断面が略台形に屈曲したブリッジ部３２とを備えて構
成されている。ブリッジ部３２と表面２３との間には、
断面が略台形の空隙３４が形成されている。空隙３４に
は、大気が封入されている。こうして、ブリッジ部３２
はエアブリッジ構造をなしている。
て形成されており、回路基板２１の本体部２２の表面２
３に沿って延在するリード部３１と、表面２３から離れ
て断面が略台形に屈曲したブリッジ部３２とを備えて構
成されている。ブリッジ部３２と表面２３との間には、
断面が略台形の空隙３４が形成されている。空隙３４に
は、大気が封入されている。こうして、ブリッジ部３２
はエアブリッジ構造をなしている。
【００３５】各バンプ２４は、略円錐台形状をなし、電
極３０のブリッジ部３２上に固着されている。
極３０のブリッジ部３２上に固着されている。
【００３６】各電極３０は、例えば、幅が９０±９μ
ｍ、膜厚が３±０．３μｍのストライプ状のＡｕ膜によ
り形成される。回路基板２１の表面２３から電極３０の
ブリッジ部３２の内面までの距離（空隙３４の高さ）ｄ
２は、１０±１μｍとなるように形成される。ブリッジ
部３２の平坦部の幅Ｌ２は、例えば９０±９μｍであ
る。各バンプ２４は、例えば、最大直径Ｄ２が６０±６
μｍ、ブリッジ部３２の平坦部の外面からの高さＴ２が
３０±３μｍの円錐台形とされる。各バンプ２４は、例
えばＰｂ／Ｓｎなどのソルダ材で形成される。
ｍ、膜厚が３±０．３μｍのストライプ状のＡｕ膜によ
り形成される。回路基板２１の表面２３から電極３０の
ブリッジ部３２の内面までの距離（空隙３４の高さ）ｄ
２は、１０±１μｍとなるように形成される。ブリッジ
部３２の平坦部の幅Ｌ２は、例えば９０±９μｍであ
る。各バンプ２４は、例えば、最大直径Ｄ２が６０±６
μｍ、ブリッジ部３２の平坦部の外面からの高さＴ２が
３０±３μｍの円錐台形とされる。各バンプ２４は、例
えばＰｂ／Ｓｎなどのソルダ材で形成される。
【００３７】以上の構成を持つ半導体チップ１は、例え
ば図２（ａ）〜図２（ｄ）に示すようにして製造され
る。
ば図２（ａ）〜図２（ｄ）に示すようにして製造され
る。
【００３８】まず、本体部２の表面３の全面に、厚さの
均一なポリイミド膜（例えば、厚さ３±０．３μｍ）を
例えばスピンコート法により形成する。その後、このポ
リイミド膜に対して、公知のフォトレジスト技術を用い
てパターニングを行い、図２（ａ）に示すように、表面
３上の所定箇所にスペーサ６０を形成する。
均一なポリイミド膜（例えば、厚さ３±０．３μｍ）を
例えばスピンコート法により形成する。その後、このポ
リイミド膜に対して、公知のフォトレジスト技術を用い
てパターニングを行い、図２（ａ）に示すように、表面
３上の所定箇所にスペーサ６０を形成する。
【００３９】次に、本体部２の表面３上に、スペーサ６
０と重なるように電極１０用の金属膜（例えばＡｕ膜）
を形成した後、フォトレジスト技術を用いてその金属膜
を所定形状にパターン化する。次いで、このパターン化
した金属膜の開口部にＡｕメッキを施す。こうして、図
２（ｂ）に示すように、スペーサ６０を被覆する電極１
０が表面３上に形成される。このとき、スペーサ６０に
より金属膜の一部が盛り上がり、電極１０のブリッジ部
１２が形成される。この金属膜の表面３に接触する部分
は、リード部１１となる。
０と重なるように電極１０用の金属膜（例えばＡｕ膜）
を形成した後、フォトレジスト技術を用いてその金属膜
を所定形状にパターン化する。次いで、このパターン化
した金属膜の開口部にＡｕメッキを施す。こうして、図
２（ｂ）に示すように、スペーサ６０を被覆する電極１
０が表面３上に形成される。このとき、スペーサ６０に
より金属膜の一部が盛り上がり、電極１０のブリッジ部
１２が形成される。この金属膜の表面３に接触する部分
は、リード部１１となる。
【００４０】次に、図２（ｃ）に示すように、こうして
形成した電極１０のブリッジ部１２の上に、例えばボー
ル・ボンディング法によりＰｂ／Ｓｎソルダからなる導
電性バンプ４が形成され、ブリッジ部１２に固着され
る。
形成した電極１０のブリッジ部１２の上に、例えばボー
ル・ボンディング法によりＰｂ／Ｓｎソルダからなる導
電性バンプ４が形成され、ブリッジ部１２に固着され
る。
【００４１】最後に、電極１０のブリッジ部１２下にあ
るスペーサ６０を、酸素プラズマや適当な溶剤を用いて
除去する。こうして、図２（ｄ）に示すように、ブリッ
ジ部１２と表面３との間にエアブリッジ構造を形成する
空隙１４が形成され、図１（ａ）に示す半導体チップ１
が得られる。
るスペーサ６０を、酸素プラズマや適当な溶剤を用いて
除去する。こうして、図２（ｄ）に示すように、ブリッ
ジ部１２と表面３との間にエアブリッジ構造を形成する
空隙１４が形成され、図１（ａ）に示す半導体チップ１
が得られる。
【００４２】回路基板２１は、以上のような半導体チッ
プ１の製法と同じ製法により得られる。
プ１の製法と同じ製法により得られる。
【００４３】次に、以上の構成を持つ半導体チップ１を
回路基板２１に実装する方法について、図３を参照しな
がら説明する。
回路基板２１に実装する方法について、図３を参照しな
がら説明する。
【００４４】まず、裏面をコレットに吸着させた半導体
チップ１の表面２を、上向きの保持した回路基板２１の
表面２２に対向させて配置する。このとき、半導体チッ
プ１のバンプ４とそれらバンプ４と接合される回路基板
２１のバンプ２４とが一対一に対向するように、半導体
チップ１の位置合わせがなされる。
チップ１の表面２を、上向きの保持した回路基板２１の
表面２２に対向させて配置する。このとき、半導体チッ
プ１のバンプ４とそれらバンプ４と接合される回路基板
２１のバンプ２４とが一対一に対向するように、半導体
チップ１の位置合わせがなされる。
【００４５】次に、半導体チップ１を回路基板２１に向
けて下降し、図３（ａ）に示すように、半導体チップ１
のバンプ４の端面４ａを回路基板２１の対応するバンプ
２４の端面２４ａにそれぞれ当接させる。
けて下降し、図３（ａ）に示すように、半導体チップ１
のバンプ４の端面４ａを回路基板２１の対応するバンプ
２４の端面２４ａにそれぞれ当接させる。
【００４６】ここで、領域５１のバンプ４とバンプ２４
の高さは、領域５２のバンプ４とバンプ２４の高さより
も大きいと仮定する。また、領域５１および領域５２に
おけるバンプ４の端面４ａから半導体チップ１の表面３
までの高さをそれぞれＨ１およびＨ３とし、領域５１お
よび領域５２におけるバンプ２４の端面２４ａから回路
基板２１の表面２３までの高さをそれぞれＨ２およびＨ
４とする。
の高さは、領域５２のバンプ４とバンプ２４の高さより
も大きいと仮定する。また、領域５１および領域５２に
おけるバンプ４の端面４ａから半導体チップ１の表面３
までの高さをそれぞれＨ１およびＨ３とし、領域５１お
よび領域５２におけるバンプ２４の端面２４ａから回路
基板２１の表面２３までの高さをそれぞれＨ２およびＨ
４とする。
【００４７】すると、 （Ｈ１ ＋ Ｈ２）＞（Ｈ３ ＋ Ｈ４） の関係式が成立する。この関係式は、図３（ａ）に示す
ように、領域５１におけるバンプ４とバンプ２４の端面
４ａおよび２４ａが互いに当接した時に、領域５２にお
けるバンプ４とバンプ２４の端面４ａおよび２４ａの間
には間隙４０が生じることを意味する。
ように、領域５１におけるバンプ４とバンプ２４の端面
４ａおよび２４ａが互いに当接した時に、領域５２にお
けるバンプ４とバンプ２４の端面４ａおよび２４ａの間
には間隙４０が生じることを意味する。
【００４８】次に、図３（ｂ）に示すように、半導体チ
ップ１の本体部２に矢印５５の向き（下向き）に圧力を
印加し、半導体チップ１上の全バンプ４を回路基板２１
上の全バンプ２４に対して押し付ける。例えば、半導体
チップ１の表面３と回路基板２１の表面２３との間隔Ｈ
５が、 Ｈ５≒（Ｈ３ ＋ Ｈ４） となるように圧力を印加する。この場合、領域５２にお
いては、対向するバンプ４と２４との間には適正な圧力
が作用するが、領域５１においては、対向するバンプ４
と２４との間には適正な圧力を上回る過剰の圧力が作用
する。
ップ１の本体部２に矢印５５の向き（下向き）に圧力を
印加し、半導体チップ１上の全バンプ４を回路基板２１
上の全バンプ２４に対して押し付ける。例えば、半導体
チップ１の表面３と回路基板２１の表面２３との間隔Ｈ
５が、 Ｈ５≒（Ｈ３ ＋ Ｈ４） となるように圧力を印加する。この場合、領域５２にお
いては、対向するバンプ４と２４との間には適正な圧力
が作用するが、領域５１においては、対向するバンプ４
と２４との間には適正な圧力を上回る過剰の圧力が作用
する。
【００４９】しかし、バンプ４および２４はいずれもＰ
ｂ／Ｓｎなどのソルダ材で形成されており、また、電極
１０および３０は薄いＡｕ膜により形成されているた
め、電極１０および３０のブリッジ部１２および２２の
機械的強度はバンプ４および２４のそれよりも低い。こ
のため、印加された圧力により、ブリッジ部１２および
３２が図３（ｂ）に示すようにそれぞれ変形し、その結
果、バンプ４と２４はそれぞれ対応する表面３と２３に
近づく。Ａｕ膜は靱性が高いため、この際に電極１０お
よび１２が破断することはない。
ｂ／Ｓｎなどのソルダ材で形成されており、また、電極
１０および３０は薄いＡｕ膜により形成されているた
め、電極１０および３０のブリッジ部１２および２２の
機械的強度はバンプ４および２４のそれよりも低い。こ
のため、印加された圧力により、ブリッジ部１２および
３２が図３（ｂ）に示すようにそれぞれ変形し、その結
果、バンプ４と２４はそれぞれ対応する表面３と２３に
近づく。Ａｕ膜は靱性が高いため、この際に電極１０お
よび１２が破断することはない。
【００５０】このようにして、領域５１では、バンプ４
および２４に印加された過剰な圧力がブリッジ部１２お
よび２２の塑性変形により吸収される。このため、領域
５１のバンプ４が半導体チップ１の本体部２に過大な負
荷を作用させる恐れがない。
および２４に印加された過剰な圧力がブリッジ部１２お
よび２２の塑性変形により吸収される。このため、領域
５１のバンプ４が半導体チップ１の本体部２に過大な負
荷を作用させる恐れがない。
【００５１】印加圧力がさらに増加すると、領域５２の
ブリッジ部１２と３２も塑性変形を始める。領域５１の
ブリッジ部１２と３２の変形が可能な限り、バンプ４お
よび２４に印加される圧力はブリッジ部１２と３２によ
り吸収されることができる。
ブリッジ部１２と３２も塑性変形を始める。領域５１の
ブリッジ部１２と３２の変形が可能な限り、バンプ４お
よび２４に印加される圧力はブリッジ部１２と３２によ
り吸収されることができる。
【００５２】例えば、半導体チップ１のバンプ４の高さ
Ｔ１と回路基板２１のバンプ２４の高さＴ２がそれぞれ
３０±３μｍ、ブリッジ部１２の高さｄ１とブリッジ部
３２の高さｄ２がそれぞれ１０±１μｍである場合、電
極１０と３０の厚さが同じとすると、対向するバンプ４
と２４の間隙４０の最大値は１４μｍである。また、ブ
リッジ部１２の空隙１４の高さｄ１とブリッジ部３２の
空隙３４の高さｄ２の和（ｄ１＋ｄ２）の最小値は１８
μｍである。よって、バンプ４と２４の間の全ての間隙
４０がなくなるように圧力を印加しても、バンプ４と２
４に加わる圧力はブリッジ部１２と３２の塑性変形によ
り吸収される。よって、十分な圧力を印加してすべての
バンプ４と２４を圧着することができる。しかも、半導
体チップ１の本体部２にクラックが発生したり、過剰な
応力の発生により半導体チップ１の電気的特性が劣化す
ることもない。
Ｔ１と回路基板２１のバンプ２４の高さＴ２がそれぞれ
３０±３μｍ、ブリッジ部１２の高さｄ１とブリッジ部
３２の高さｄ２がそれぞれ１０±１μｍである場合、電
極１０と３０の厚さが同じとすると、対向するバンプ４
と２４の間隙４０の最大値は１４μｍである。また、ブ
リッジ部１２の空隙１４の高さｄ１とブリッジ部３２の
空隙３４の高さｄ２の和（ｄ１＋ｄ２）の最小値は１８
μｍである。よって、バンプ４と２４の間の全ての間隙
４０がなくなるように圧力を印加しても、バンプ４と２
４に加わる圧力はブリッジ部１２と３２の塑性変形によ
り吸収される。よって、十分な圧力を印加してすべての
バンプ４と２４を圧着することができる。しかも、半導
体チップ１の本体部２にクラックが発生したり、過剰な
応力の発生により半導体チップ１の電気的特性が劣化す
ることもない。
【００５３】（第２実施形態）図４は、この発明の第２
実施形態の半導体チップの実装構造を示す。
実施形態の半導体チップの実装構造を示す。
【００５４】図４に示すように、第２実施形態の実装構
造は、半導体チップ１と回路基板２１の接合に際して、
半導体チップ１側の電極１０にのみ導電性バンプ４を固
着し、回路基板２１の電極３０には導電性バンプ２４を
固着していない点で、上述した第１実施形態の半導体チ
ップの実装構造と異なる。その他の構成は第１実施形態
のそれと同じである。よって、図４において同一または
対応する構成要素に図３（ｂ）と同じ符号を付して、同
一構成の部分についての説明は省略する。
造は、半導体チップ１と回路基板２１の接合に際して、
半導体チップ１側の電極１０にのみ導電性バンプ４を固
着し、回路基板２１の電極３０には導電性バンプ２４を
固着していない点で、上述した第１実施形態の半導体チ
ップの実装構造と異なる。その他の構成は第１実施形態
のそれと同じである。よって、図４において同一または
対応する構成要素に図３（ｂ）と同じ符号を付して、同
一構成の部分についての説明は省略する。
【００５５】第２実施形態の実装構造では、半導体チッ
プ１側の電極１０のブリッジ部１２に固着されたバンプ
４の端面４ａが直接、回路基板２１の電極３０のブリッ
ジ部３２に接合されている。
プ１側の電極１０のブリッジ部１２に固着されたバンプ
４の端面４ａが直接、回路基板２１の電極３０のブリッ
ジ部３２に接合されている。
【００５６】第２実施形態の実装構造においても、第１
実施形態と同じ作用効果が得られることは明らかであ
る。
実施形態と同じ作用効果が得られることは明らかであ
る。
【００５７】なお、図４の構成とは逆に、半導体チップ
１側の電極１０に導電性バンプ４を固着しないで、回路
基板２１の電極３０にのみ導電性バンプ２４を固着して
もよいことは勿論である。
１側の電極１０に導電性バンプ４を固着しないで、回路
基板２１の電極３０にのみ導電性バンプ２４を固着して
もよいことは勿論である。
【００５８】（第３実施形態）図５は、この発明の第３
実施形態の半導体チップの実装構造を示す。
実施形態の半導体チップの実装構造を示す。
【００５９】図５に示すように、第３実施形態の実装構
造は、半導体チップ１と回路基板２１の接合に際して、
半導体チップ１側の電極１０にのみブリッジ部１２と導
電性バンプ４とを設け、回路基板２１の電極２６にはブ
リッジ部と導電性バンプを設けていない点で、上述した
第１実施形態の半導体チップの実装構造と異なる。その
他の構成は第１実施形態のそれと同じである。よって、
図５において同一または対応する構成要素に図３（ｂ）
と同じ符号を付して、同一構成の部分についての説明は
省略する。
造は、半導体チップ１と回路基板２１の接合に際して、
半導体チップ１側の電極１０にのみブリッジ部１２と導
電性バンプ４とを設け、回路基板２１の電極２６にはブ
リッジ部と導電性バンプを設けていない点で、上述した
第１実施形態の半導体チップの実装構造と異なる。その
他の構成は第１実施形態のそれと同じである。よって、
図５において同一または対応する構成要素に図３（ｂ）
と同じ符号を付して、同一構成の部分についての説明は
省略する。
【００６０】第３実施形態の実装構造では、図５に示す
ように、回路基板２１の電極２６はバンプ４の接触箇所
の周囲だけでなくその接触箇所自体も平坦であり、ブリ
ッジ部を備えていない。半導体チップ１側の電極１０の
ブリッジ部１２に固着されたバンプ４の端面４ａが直
接、回路基板２１の平坦な電極２６に接合されている。
ように、回路基板２１の電極２６はバンプ４の接触箇所
の周囲だけでなくその接触箇所自体も平坦であり、ブリ
ッジ部を備えていない。半導体チップ１側の電極１０の
ブリッジ部１２に固着されたバンプ４の端面４ａが直
接、回路基板２１の平坦な電極２６に接合されている。
【００６１】第３実施形態の実装構造においては、回路
基板２１の電極２６にブリッジ部と導電性バンプを設け
ていないため、バンプ４に作用する過剰な圧力を吸収す
る範囲は第１実施形態のそれに比べて減少するが、それ
以外は第１実施形態と同じ作用効果が得られる。
基板２１の電極２６にブリッジ部と導電性バンプを設け
ていないため、バンプ４に作用する過剰な圧力を吸収す
る範囲は第１実施形態のそれに比べて減少するが、それ
以外は第１実施形態と同じ作用効果が得られる。
【００６２】（第４実施形態）図６は、この発明の第４
実施形態の半導体チップの実装構造を示す。
実施形態の半導体チップの実装構造を示す。
【００６３】図６に示すように、第４実施形態の実装構
造は、半導体チップ１と回路基板２１の接合に際して、
回路基板２１の電極にブリッジ部を設けていない点で、
上述した第１実施形態の半導体チップの実装構造と異な
る。その他の構成は第１実施形態のそれと同じである。
よって、図６において同一または対応する構成要素に図
３（ｂ）と同じ符号を付して、同一構成の部分について
の説明は省略する。
造は、半導体チップ１と回路基板２１の接合に際して、
回路基板２１の電極にブリッジ部を設けていない点で、
上述した第１実施形態の半導体チップの実装構造と異な
る。その他の構成は第１実施形態のそれと同じである。
よって、図６において同一または対応する構成要素に図
３（ｂ）と同じ符号を付して、同一構成の部分について
の説明は省略する。
【００６４】第４実施形態の実装構造では、図６に示す
ように、回路基板２１の電極２６はバンプ２４の固着箇
所だけでなくその周囲も平坦であり、ブリッジ部を備え
ていない。半導体チップ１側の電極１０のブリッジ部１
２に固着されたバンプ４の端面４ａが、回路基板２１の
平坦な電極２６に固着されたバンプ２４の端面２４ａに
接合されている。
ように、回路基板２１の電極２６はバンプ２４の固着箇
所だけでなくその周囲も平坦であり、ブリッジ部を備え
ていない。半導体チップ１側の電極１０のブリッジ部１
２に固着されたバンプ４の端面４ａが、回路基板２１の
平坦な電極２６に固着されたバンプ２４の端面２４ａに
接合されている。
【００６５】第４実施形態の実装構造においては、回路
基板２１の電極２６にブリッジ部を設けていないため、
バンプ４と２４に作用する過剰な圧力を吸収する範囲は
第１実施形態のそれに比べて減少するが、それ以外は第
１実施形態と同じ作用効果が得られる。
基板２１の電極２６にブリッジ部を設けていないため、
バンプ４と２４に作用する過剰な圧力を吸収する範囲は
第１実施形態のそれに比べて減少するが、それ以外は第
１実施形態と同じ作用効果が得られる。
【００６６】（第５実施形態）図７は、この発明の第５
実施形態の半導体チップの実装構造を示す。
実施形態の半導体チップの実装構造を示す。
【００６７】図７に示すように、第５実施形態の実装構
造は、半導体チップ１と回路基板２１の接合に際して、
半導体チップ１の電極６にブリッジ部を設けていない点
で、上述した第１実施形態の半導体チップの実装構造と
異なる。その他の構成は第１実施形態のそれと同じであ
る。よって、図７において同一または対応する構成要素
に図３（ｂ）と同じ符号を付して、同一構成の部分につ
いての説明は省略する。
造は、半導体チップ１と回路基板２１の接合に際して、
半導体チップ１の電極６にブリッジ部を設けていない点
で、上述した第１実施形態の半導体チップの実装構造と
異なる。その他の構成は第１実施形態のそれと同じであ
る。よって、図７において同一または対応する構成要素
に図３（ｂ）と同じ符号を付して、同一構成の部分につ
いての説明は省略する。
【００６８】第５実施形態の実装構造では、図７に示す
ように、半導体チップ１の電極６はバンプ４の固着箇所
だけでなくその周囲も平坦であり、ブリッジ部を備えて
いない。回路基板２１側の電極３０のブリッジ部３２に
固着されたバンプ２４の端面２４ａが、半導体チップ１
の平坦な電極６に固着されたバンプ４の端面４ａに接合
されている。
ように、半導体チップ１の電極６はバンプ４の固着箇所
だけでなくその周囲も平坦であり、ブリッジ部を備えて
いない。回路基板２１側の電極３０のブリッジ部３２に
固着されたバンプ２４の端面２４ａが、半導体チップ１
の平坦な電極６に固着されたバンプ４の端面４ａに接合
されている。
【００６９】第５実施形態の実装構造においては、半導
体チップ１の電極６にブリッジ部を設けていないため、
バンプ４と２４に作用する過剰な圧力を吸収する範囲は
第１実施形態のそれに比べて減少するが、それ以外は第
１実施形態と同じ作用効果が得られる。
体チップ１の電極６にブリッジ部を設けていないため、
バンプ４と２４に作用する過剰な圧力を吸収する範囲は
第１実施形態のそれに比べて減少するが、それ以外は第
１実施形態と同じ作用効果が得られる。
【００７０】なお、上述した第１〜第５の実施形態で
は、半導体チップを回路基板上に実装しているが、実装
対象物としては回路基板以外のものも使用可能である。
は、半導体チップを回路基板上に実装しているが、実装
対象物としては回路基板以外のものも使用可能である。
【００７１】
【発明の効果】以上説明した通り、この発明の半導体チ
ップの実装方法および実装構造では、導電性バンプの高
さにバラツキがあっても、接合不良が生じない。また、
実装時に半導体チップにクラックの発生や電気的特性の
変化が生じる恐れがない。
ップの実装方法および実装構造では、導電性バンプの高
さにバラツキがあっても、接合不良が生じない。また、
実装時に半導体チップにクラックの発生や電気的特性の
変化が生じる恐れがない。
【図１】（ａ）は、この発明の第１実施形態の半導体チ
ップの実装構造に使用される半導体チップを示す部分断
面図、（ｂ）は同回路基板を示す部分断面図である。
ップの実装構造に使用される半導体チップを示す部分断
面図、（ｂ）は同回路基板を示す部分断面図である。
【図２】この発明の第１実施形態の半導体チップの実装
構造に使用される半導体チップの製造工程を示す部分断
面図である。
構造に使用される半導体チップの製造工程を示す部分断
面図である。
【図３】この発明の第１実施形態の半導体チップの実装
構造の実装工程を示す部分断面図である。
構造の実装工程を示す部分断面図である。
【図４】この発明の第２実施形態の半導体チップの実装
構造を示す部分断面図である。
構造を示す部分断面図である。
【図５】この発明の第３実施形態の半導体チップの実装
構造を示す部分断面図である。
構造を示す部分断面図である。
【図６】この発明の第４実施形態の半導体チップの実装
構造を示す部分断面図である。
構造を示す部分断面図である。
【図７】この発明の第５実施形態の半導体チップの実装
構造を示す部分断面図である。
構造を示す部分断面図である。
【図８】従来の半導体チップの実装構造を示す部分断面
図である。
図である。
１ 半導体チップ ２ 半導体チップの本体部 ３ 半導体チップの本体部の表面 ４ 半導体チップのバンプ ６ 半導体チップの電極 １０ 半導体チップの電極 １１ 半導体チップの電極のリード部 １２ 半導体チップの電極のブリッジ部 １４ 半導体チップの電極の空隙 ２１ 回路基板 ２２ 回路基板の本体部 ２３ 回路基板の本体部の表面 ２４ 回路基板のバンプ ２６ 回路基板の電極 ３０ 回路基板の電極 ３１ 回路基板の電極のリード部 ３２ 回路基板の電極のブリッジ部 ３４ 回路基板の電極の空隙 ５１、５２ 領域 ４０ バンプ間の間隙 ６０ スペーサ
Claims (10)
- 【請求項１】 半導体チップの表面に設けられた第１電
極と実装対象物の表面に設けられた第２電極とを導電性
バンプを介して接合する半導体チップの実装方法におい
て、 前記第１電極および前記第２電極の少なくとも一方に対
して、前記導電性バンプが接触する箇所に加圧により変
形可能な凸部を形成する第１ステップと、 前記第１電極と前記第２電極との間に前記導電性バンプ
を介在させて、前記半導体チップの表面を前記実装対象
物の表面に対向させる第２ステップと、 前記半導体チップと前記実装対象物との間に圧力を印加
して、前記第１電極と前記第２電極とを前記導電性バン
プを介して接合する第３ステップとを備え、 前記第３ステップで印加される圧力によって、前記第１
電極および前記第２電極の少なくとも一方に形成された
前記凸部がその高さ方向に変形し、もって前記半導体チ
ップに対する過剰な圧力の印加を防止することを特徴と
する半導体チップの実装方法。 - 【請求項２】 前記第１ステップにおいて、前記第１電
極および前記第２電極の少なくとも一方と、前記半導体
チップおよび前記実装対象物の少なくとも一方の対応す
る表面との間に空隙を形成することにより、前記凸部が
形成される請求項１に記載の半導体チップの実装方法。 - 【請求項３】 前記第１ステップにおいて、前記第１電
極および前記第２電極の少なくとも一方を、前記半導体
チップおよび前記実装対象物の少なくとも一方の対応す
る表面に対して屈曲させることにより、前記凸部が形成
される請求項１に記載の半導体チップの実装方法。 - 【請求項４】 前記第２ステップにおいて、前記半導体
チップの表面を前記実装対象物の表面に対向させる前
に、前記導電性バンプが前記第１電極および前記第２電
極のいずれか一方に固着される請求項１〜３のいずれか
に記載の半導体チップの実装方法。 - 【請求項５】 前記第２ステップにおいて、前記半導体
チップの表面を前記実装対象物の表面に対向させる前
に、前記導電性バンプが前記第１電極および前記第２電
極の双方にそれぞれ固着される請求項１〜３のいずれか
に記載の半導体チップの実装方法。 - 【請求項６】 半導体チップの表面に設けられた第１電
極と実装対象物の表面に設けられた第２電極とを導電性
バンプを介して接合してなる半導体チップの実装構造に
おいて、 前記第１電極および前記第２電極の少なくとも一方が、
前記導電性バンプが接触する箇所に加圧により変形可能
な凸部を有しており、 前記半導体チップを前記実装対象物に接合する際に印加
される圧力によって前記凸部がその高さ方向に変形し、
もって前記半導体チップに対する過剰な圧力の印加を防
止することを特徴とする半導体チップの実装構造。 - 【請求項７】 前記凸部が、その凸部を備えた前記第１
電極および前記第２電極の少なくとも一方と、前記半導
体チップおよび前記実装対象物の少なくとも一方の対応
する表面との間に空隙を有している請求項６に記載の半
導体チップの実装構造。 - 【請求項８】 前記凸部を備えた前記第１電極および前
記第２電極の少なくとも一方が、前記半導体チップおよ
び前記実装対象物の少なくとも一方の対応する表面に対
して屈曲している請求項６に記載の半導体チップの実装
構造。 - 【請求項９】 前記導電性バンプが、前記第１電極およ
び前記第２電極のいずれか一方に固着された単一部分か
ら形成されている請求項６〜８のいずれかに記載の半導
体チップの実装構造。 - 【請求項１０】 前記導電性バンプが、前記第１電極に
固着された第１部分と、前記第２電極に固着された第２
部分とから形成されている請求項６〜８のいずれかに記
載の半導体チップの実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10000562A JP3058409B2 (ja) | 1998-01-05 | 1998-01-05 | 半導体チップの実装方法および実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10000562A JP3058409B2 (ja) | 1998-01-05 | 1998-01-05 | 半導体チップの実装方法および実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11195676A JPH11195676A (ja) | 1999-07-21 |
| JP3058409B2 true JP3058409B2 (ja) | 2000-07-04 |
Family
ID=11477172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10000562A Expired - Fee Related JP3058409B2 (ja) | 1998-01-05 | 1998-01-05 | 半導体チップの実装方法および実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3058409B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001052317A1 (fr) * | 2000-01-14 | 2001-07-19 | Toray Engineering Co., Ltd. | Procede et dispositif de montage de puce |
| JP4932744B2 (ja) | 2008-01-09 | 2012-05-16 | 新光電気工業株式会社 | 配線基板及びその製造方法並びに電子部品装置及びその製造方法 |
| CN107230644B (zh) * | 2016-03-25 | 2020-06-12 | 胡迪群 | 具有金属海绵的金属柱 |
-
1998
- 1998-01-05 JP JP10000562A patent/JP3058409B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11195676A (ja) | 1999-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2833326B2 (ja) | 電子部品実装接続体およびその製造方法 | |
| US7161242B2 (en) | Semiconductor device, semiconductor device substrate, and manufacturing method thereof that can increase reliability in mounting a semiconductor element | |
| JPH10233413A (ja) | 半導体装置およびその製造方法並びに配線基板 | |
| JP2943764B2 (ja) | フリップチップ実装型半導体素子の樹脂封止構造 | |
| JP3243956B2 (ja) | 半導体装置およびその製造方法 | |
| JP3058409B2 (ja) | 半導体チップの実装方法および実装構造 | |
| JP3423727B2 (ja) | フリップチップ接合方法 | |
| JP2005340393A (ja) | 小型実装モジュール及びその製造方法 | |
| US6797530B2 (en) | Semiconductor device-manufacturing method for manufacturing semiconductor devices with improved heat radiating efficiency and similar in size to semiconductor elements | |
| JP2001267366A (ja) | 半導体実装方法およびプリント回路基板 | |
| US6404059B1 (en) | Semiconductor device having a mounting structure and fabrication method thereof | |
| JP3572254B2 (ja) | 回路基板 | |
| JP3746719B2 (ja) | フリップチップ実装方法 | |
| JP2001007155A (ja) | フリップチップ接続構造体 | |
| JP2699855B2 (ja) | 半導体装置のボンディング方法 | |
| JP3547270B2 (ja) | 実装構造体およびその製造方法 | |
| JP2001077295A (ja) | 半導体装置の製造方法 | |
| JP2002016104A (ja) | 半導体装置の実装方法および半導体装置実装体の製造方法 | |
| JP2001168224A (ja) | 半導体装置、電子回路装置および製造方法 | |
| JP2003007765A (ja) | Ｔａｂテープ及びボンディング方法 | |
| JP3745106B2 (ja) | 半導体装置およびその製造方法 | |
| JPH11150155A (ja) | 半導体装置の製造方法および当該方法に用いる回路基板保持具 | |
| JP3277830B2 (ja) | 電子部品の組立て方法 | |
| US6407457B1 (en) | Contact-bumpless chip contacting method and an electronic circuit produced by said method | |
| JP2998507B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |