JP3049800B2 - 半導体受光素子のバンプ電極形成方法 - Google Patents
半導体受光素子のバンプ電極形成方法Info
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- JP3049800B2 JP3049800B2 JP3058416A JP5841691A JP3049800B2 JP 3049800 B2 JP3049800 B2 JP 3049800B2 JP 3058416 A JP3058416 A JP 3058416A JP 5841691 A JP5841691 A JP 5841691A JP 3049800 B2 JP3049800 B2 JP 3049800B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体受光素子バンプ電
極形成方法に関する。
極形成方法に関する。
【０００２】
【従来の技術】化合物半導体は光通信用素子などに広く
用いられてきている。その一例として光通信のための受
光素子として開発が進められているＩｎＧａＡｓｐｉｎ
−フォトダイオードがあげられる。この素子の応答特性
の高速化のためには接合径を小さくして接合容量を低減
する必要がある。しかし、接合容量を低減すると、入射
光の光結合トレランスの低下という問題が生ずる。この
トレードオフを回避するためには、基板裏面にマイクロ
レンズを形成した裏面入射型にして、有効受光径を接合
径よりも大きくすることが有効である。更にこのような
裏面入射型素子の場合、素子にバンプ電極を形成し、サ
ブマウントあるいは増幅器ＩＣ上にフリップチップ実装
することで、浮遊容量、寄生インピーダンスを低減でき
るメリットもある。このバンプ電極は、電気的アイソレ
ーションを保つために素子をサブマウント（あるいはＩ
ＣＡ基板）から浮かせるスペーサの役割も持つため、数
μm オーダーの高さが必要となる。ＡｕＳｎなどの低融
点金属でこのバンプ電極を形成する技術が検討されてき
ている。
用いられてきている。その一例として光通信のための受
光素子として開発が進められているＩｎＧａＡｓｐｉｎ
−フォトダイオードがあげられる。この素子の応答特性
の高速化のためには接合径を小さくして接合容量を低減
する必要がある。しかし、接合容量を低減すると、入射
光の光結合トレランスの低下という問題が生ずる。この
トレードオフを回避するためには、基板裏面にマイクロ
レンズを形成した裏面入射型にして、有効受光径を接合
径よりも大きくすることが有効である。更にこのような
裏面入射型素子の場合、素子にバンプ電極を形成し、サ
ブマウントあるいは増幅器ＩＣ上にフリップチップ実装
することで、浮遊容量、寄生インピーダンスを低減でき
るメリットもある。このバンプ電極は、電気的アイソレ
ーションを保つために素子をサブマウント（あるいはＩ
ＣＡ基板）から浮かせるスペーサの役割も持つため、数
μm オーダーの高さが必要となる。ＡｕＳｎなどの低融
点金属でこのバンプ電極を形成する技術が検討されてき
ている。
【０００３】
【発明が解決しようとする課題】バンプ電極には数μm
オーダーの高さが必要であるが、ウェットプロセスで電
極を形成する場合再現性が悪く、また厚さが数μm もあ
ると、リフトオフも非常に困難になるという問題点があ
った。このため厚膜パターンの形成が容易なＡｕなどの
選択メッキ膜で高さを稼ぎ、その上にＡｕＳｎ等の低融
点金属薄膜を形成する方法もあるが、この場合素子実装
時の加熱圧着時に、ＡｕＳｎ中のＳｎがＡｕ厚膜中に拡
散してしまい、ＡｕＳｎの融点が上昇してしまう。この
ように、従来の方法には再現性および融点に関し解決す
べき課題があった。
オーダーの高さが必要であるが、ウェットプロセスで電
極を形成する場合再現性が悪く、また厚さが数μm もあ
ると、リフトオフも非常に困難になるという問題点があ
った。このため厚膜パターンの形成が容易なＡｕなどの
選択メッキ膜で高さを稼ぎ、その上にＡｕＳｎ等の低融
点金属薄膜を形成する方法もあるが、この場合素子実装
時の加熱圧着時に、ＡｕＳｎ中のＳｎがＡｕ厚膜中に拡
散してしまい、ＡｕＳｎの融点が上昇してしまう。この
ように、従来の方法には再現性および融点に関し解決す
べき課題があった。
【０００４】本発明の目的は、上記従来の欠点を取り除
き、従来のものより融点が高くないバンプ電極を再現性
よく形成する方法の提供にある。
き、従来のものより融点が高くないバンプ電極を再現性
よく形成する方法の提供にある。
【０００５】
【課題を解決するための手段】前述の課題を解決するた
めに本発明が提供する半導体受光素子のバンプ電極形成
方法は、スペーサとしての金属厚膜を形成する工程と、
この厚膜上にＴｉ膜、あるいはＰｔ膜、あるいはＴｉと
Ｐｔとからなる多層金属膜を形成する工程と、この金属
膜上にＡｕＳｎ膜、あるいはＳｎ膜を形成する工程とを
有することを特徴とする。
めに本発明が提供する半導体受光素子のバンプ電極形成
方法は、スペーサとしての金属厚膜を形成する工程と、
この厚膜上にＴｉ膜、あるいはＰｔ膜、あるいはＴｉと
Ｐｔとからなる多層金属膜を形成する工程と、この金属
膜上にＡｕＳｎ膜、あるいはＳｎ膜を形成する工程とを
有することを特徴とする。
【０００６】
【実施例】以下本発明の一実施例について図面を参照し
て詳細に説明する。まず、図１（ａ）に示すように化合
物半導体１の表面に絶縁膜２を形成し、その後フォトレ
ジスト３を塗布し、露光、現像により特定領域のフォト
レジストを除去する。次に図１（ｂ）のようにＴｉ膜４
／Ａｕ膜５を０．１μm ／０．２μm 蒸着する。続いて
図１（ｃ）に示すようにフォトレジスト６を塗布し、露
光、現像により、フォトレジスト３を除去した領域内の
特定領域のフォトレジスト６を除去する。次に図１
（ｄ）に示すように、この特定領域に選択メッキにより
Ａｕ膜７を５μm形成し、続いてＴｉ膜８／Ｐｔ膜９を
０．２μm ／０．２μm 蒸着する。しかる後、図１
（ｅ）に示すようにフォトレジストを剥離してリフトオ
フ技術により絶縁膜２上の特定領域のみに選択的にＴｉ
膜４／Ａｕ膜５、Ａｕ膜７、Ｔｉ膜８／Ｐｔ膜９を残
す。次に、図１（ｆ）に示すようにフォトレジスト１０
を塗布し、露光、現像によりＴｉ膜８／Ｐｔ膜９上の特
定領域のフォトレジストを除去した後、ＡｕＳｎ膜１１
を１μm 蒸着する。最後に、フォトレジストを剥離した
リフトオフ技術によりＴｉ膜８／Ｐｔ膜９上の特定領域
にＡｕＳｎ１１膜を選択的に形成する（図１（ｇ））。
て詳細に説明する。まず、図１（ａ）に示すように化合
物半導体１の表面に絶縁膜２を形成し、その後フォトレ
ジスト３を塗布し、露光、現像により特定領域のフォト
レジストを除去する。次に図１（ｂ）のようにＴｉ膜４
／Ａｕ膜５を０．１μm ／０．２μm 蒸着する。続いて
図１（ｃ）に示すようにフォトレジスト６を塗布し、露
光、現像により、フォトレジスト３を除去した領域内の
特定領域のフォトレジスト６を除去する。次に図１
（ｄ）に示すように、この特定領域に選択メッキにより
Ａｕ膜７を５μm形成し、続いてＴｉ膜８／Ｐｔ膜９を
０．２μm ／０．２μm 蒸着する。しかる後、図１
（ｅ）に示すようにフォトレジストを剥離してリフトオ
フ技術により絶縁膜２上の特定領域のみに選択的にＴｉ
膜４／Ａｕ膜５、Ａｕ膜７、Ｔｉ膜８／Ｐｔ膜９を残
す。次に、図１（ｆ）に示すようにフォトレジスト１０
を塗布し、露光、現像によりＴｉ膜８／Ｐｔ膜９上の特
定領域のフォトレジストを除去した後、ＡｕＳｎ膜１１
を１μm 蒸着する。最後に、フォトレジストを剥離した
リフトオフ技術によりＴｉ膜８／Ｐｔ膜９上の特定領域
にＡｕＳｎ１１膜を選択的に形成する（図１（ｇ））。
【０００７】次に図１（ｄ）の工程について、詳しく説
明する。バンプ電極は、電極であると同時にスペーサの
役割も持つので数μm オーダーの高さが必要となる。本
発明ではこのスペーサとしてＡｕ膜７を用いており、選
択メッキにより形成するので厚さ数μm の膜でも容易に
特定領域のみに選択的に形成することができる。また、
Ｔｉ膜８／Ｐｔ膜９は、素子の加熱圧着時にＡｕＳｎ１
１膜中のＳｎがＡｕ７膜中に拡散しＡｕＳｎの融点が上
昇してしまうのを防ぐためのバリア層である。
明する。バンプ電極は、電極であると同時にスペーサの
役割も持つので数μm オーダーの高さが必要となる。本
発明ではこのスペーサとしてＡｕ膜７を用いており、選
択メッキにより形成するので厚さ数μm の膜でも容易に
特定領域のみに選択的に形成することができる。また、
Ｔｉ膜８／Ｐｔ膜９は、素子の加熱圧着時にＡｕＳｎ１
１膜中のＳｎがＡｕ７膜中に拡散しＡｕＳｎの融点が上
昇してしまうのを防ぐためのバリア層である。
【０００８】なお、上記実施例ではバリアメタルとして
Ｔｉ、Ｐｔを用いた場合を示したが、他の高融点金属で
も同様の効果が得られる。また、ＡｕＳｎ１１膜につい
てもＳｎなどの他の低融点金属を用いることができる。
Ｔｉ、Ｐｔを用いた場合を示したが、他の高融点金属で
も同様の効果が得られる。また、ＡｕＳｎ１１膜につい
てもＳｎなどの他の低融点金属を用いることができる。
【０００９】
【発明の効果】以上に説明したように、本発明によれ
ば、充分な高さを持った融点の低い半導体受光素子のバ
ンプ電極が再現性よく得られる。
ば、充分な高さを持った融点の低い半導体受光素子のバ
ンプ電極が再現性よく得られる。
【図１】本発明の一実施例の製造工程を示す断面模式図
である。
である。
１ 化合物半導体 ２ 絶縁膜 ３，６，１０ フォトレジスト ４，８ Ｔｉ膜、 ５，７ Ａｕ膜 ９ Ｐｔ膜 １１ ＡｕＳｎ膜
Claims (1)
- 【請求項１】 スペーサとしての金属厚膜を形成する工
程と、この厚膜上にＴｉ膜、あるいはＰｔ膜、あるいは
ＴｉとＰｔとからなる多層金属膜を形成する工程と、こ
の金属膜上にＡｕＳｎ膜、あるいはＳｎ膜を形成する工
程とを有することを特徴とする半導体受光素子のバンプ
電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058416A JP3049800B2 (ja) | 1991-02-28 | 1991-02-28 | 半導体受光素子のバンプ電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058416A JP3049800B2 (ja) | 1991-02-28 | 1991-02-28 | 半導体受光素子のバンプ電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04273444A JPH04273444A (ja) | 1992-09-29 |
| JP3049800B2 true JP3049800B2 (ja) | 2000-06-05 |
Family
ID=13083780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3058416A Expired - Fee Related JP3049800B2 (ja) | 1991-02-28 | 1991-02-28 | 半導体受光素子のバンプ電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3049800B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013125768A (ja) * | 2011-12-13 | 2013-06-24 | Japan Oclaro Inc | はんだ接合デバイス及び受信モジュール |
| JP6197319B2 (ja) | 2013-03-21 | 2017-09-20 | 富士通株式会社 | 半導体素子の実装方法 |
-
1991
- 1991-02-28 JP JP3058416A patent/JP3049800B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04273444A (ja) | 1992-09-29 |
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