JP3024262B2 - Ｉｃカード - Google Patents
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- Control Of Vending Devices And Auxiliary Devices For Vending Devices (AREA)
- Bidirectional Digital Transmission (AREA)
Description
【０００１】この発明は、全二重あるいは半二重データ
伝送方式に対応することができるＩＣカードに関する。
伝送方式に対応することができるＩＣカードに関する。
【０００２】
【従来の技術】近年、バンクカードや、クレジットカー
ド等にＩＣカードが採用されている。このＩＣカードと
は、ＣＰＵ、プログラムメモリ（ＲＯＭ）、データメモ
リ（ＥＥＰＲＯＭ）およびデータバッファ（ＲＡＭ）を
具備した１チップの集積回路をカード内部に埋設したも
のである。
ド等にＩＣカードが採用されている。このＩＣカードと
は、ＣＰＵ、プログラムメモリ（ＲＯＭ）、データメモ
リ（ＥＥＰＲＯＭ）およびデータバッファ（ＲＡＭ）を
具備した１チップの集積回路をカード内部に埋設したも
のである。
【０００３】図６は、このようなＩＣカード１０の一構
成例を示すブロック図である。図において、１はデータ
処理を施すマイクロプロセッサ（ＭＰＵ）、３は制御メ
モリであり、ＭＰＵ１により読み出される各種プログラ
ムが記憶されている。２はＥＥＰＲＯＭ等から構成され
るデータメモリである。このデータメモリ２は、上記リ
ーダ・ライタにより書込まれる各種データを記憶する。
Ｃ１〜Ｃ８は図７に示すように、ＩＣ力ード１０の表面
に配設される接続端子であり、その配設位置は、所定の
規格によって定められている。そして、該カード１０が
リーダ・ライタにセットされると、これら接続端子Ｃ１
〜Ｃ８を介して該リーダ・ライタから電源電圧や、各種
信号が供給されるようになっている。
成例を示すブロック図である。図において、１はデータ
処理を施すマイクロプロセッサ（ＭＰＵ）、３は制御メ
モリであり、ＭＰＵ１により読み出される各種プログラ
ムが記憶されている。２はＥＥＰＲＯＭ等から構成され
るデータメモリである。このデータメモリ２は、上記リ
ーダ・ライタにより書込まれる各種データを記憶する。
Ｃ１〜Ｃ８は図７に示すように、ＩＣ力ード１０の表面
に配設される接続端子であり、その配設位置は、所定の
規格によって定められている。そして、該カード１０が
リーダ・ライタにセットされると、これら接続端子Ｃ１
〜Ｃ８を介して該リーダ・ライタから電源電圧や、各種
信号が供給されるようになっている。
【０００４】ここで、Ｃ１は電源電圧を供給するＶｃｃ
端子、Ｃ２はリセット信号を供給するＲＳＴ端子、Ｃ３
はクロック信号を供給するＣＬＫ端子、Ｃ４は予備の端
子として設けられているＲＦＵ端子である。また、Ｃ５
は接地用のＧＮＤ端子、Ｃ６は上記ＥＥＰＲＯＭにデー
タを書込む際の印加電圧が供給されるＶｐｐ端子、Ｃ７
はデータ入出力用のＩ／Ｏ端子、Ｃ８は予備として設け
られているＲＦＵ端子である。
端子、Ｃ２はリセット信号を供給するＲＳＴ端子、Ｃ３
はクロック信号を供給するＣＬＫ端子、Ｃ４は予備の端
子として設けられているＲＦＵ端子である。また、Ｃ５
は接地用のＧＮＤ端子、Ｃ６は上記ＥＥＰＲＯＭにデー
タを書込む際の印加電圧が供給されるＶｐｐ端子、Ｃ７
はデータ入出力用のＩ／Ｏ端子、Ｃ８は予備として設け
られているＲＦＵ端子である。
【０００５】この種のＩＣカードは、上記Ｉ／Ｏ端子を
介してリーダ・ライタとアクセスされ、種々の情報処理
が行われるものであり、該リーダ・ライタとＩＣカード
とは、互に相手方から供給される所定のコマンドに応じ
てデータの授受を行うＩＣカードシステムを構成してい
る。
介してリーダ・ライタとアクセスされ、種々の情報処理
が行われるものであり、該リーダ・ライタとＩＣカード
とは、互に相手方から供給される所定のコマンドに応じ
てデータの授受を行うＩＣカードシステムを構成してい
る。
【０００６】
【発明が解決しようとする課題】ところで、上述したＩ
Ｃカード１０とリーダ・ライタとは、唯一のＩ／Ｏ端子
Ｃ７を介してシリアルデータ伝送がなされており、その
データ伝送方式には半二重調歩式が採用されている。こ
の半二重調歩式のデータ伝送とは、送信側がデータを送
出している場合、受信側がこの送出されたデータにビッ
ト同期して応答する方式であり、同時に双方向データ通
信することができない形態である。
Ｃカード１０とリーダ・ライタとは、唯一のＩ／Ｏ端子
Ｃ７を介してシリアルデータ伝送がなされており、その
データ伝送方式には半二重調歩式が採用されている。こ
の半二重調歩式のデータ伝送とは、送信側がデータを送
出している場合、受信側がこの送出されたデータにビッ
ト同期して応答する方式であり、同時に双方向データ通
信することができない形態である。
【０００７】このようなデータ伝送形態が採用されてい
るＩＣカードシステムにあっては、送信データに同期ビ
ットを付与しなければならないため、伝送効率が低下
し、同期異常が発生した場合には入力／出力が衝突する
恐れもある。したがって、ＩＣカードシステムにおいて
は、これら問題点を考慮すると、前述した端子配置との
互換性を維持しつつ、全二重通信方式によるデータ伝送
形態が望まれている。この発明は上述した事情に鑑みて
なされたもので、現状の端子配置との互換性を維持しつ
つ、全二重通信方式によるデータ伝送を行うことができ
るＩＣカードを提供することを目的としている。
るＩＣカードシステムにあっては、送信データに同期ビ
ットを付与しなければならないため、伝送効率が低下
し、同期異常が発生した場合には入力／出力が衝突する
恐れもある。したがって、ＩＣカードシステムにおいて
は、これら問題点を考慮すると、前述した端子配置との
互換性を維持しつつ、全二重通信方式によるデータ伝送
形態が望まれている。この発明は上述した事情に鑑みて
なされたもので、現状の端子配置との互換性を維持しつ
つ、全二重通信方式によるデータ伝送を行うことができ
るＩＣカードを提供することを目的としている。
【０００８】
【課題を解決するための手段】この発明は、外部のリー
ダ・ライタとデータの授受を行うＩＣカードにおいて、
予め定められた規格に従って前記ＩＣカード表面に配設
され、前記リーダライタとのデータ入出力を行う第１の
端子と、予備として前記ＩＣカード表面に前記規格に従
って配設された第２の端子と、データ送信端およびデー
タ受信端を有し、前記ＩＣカードが前記リーダ・ライタ
に接続されると、半二重データ伝送方式により該データ
送信端およびデータ受信端から該リーダ・ライタとのデ
ータ授受を行うよう制御するとともに、前記リーダ・ラ
イタから切換情報を受信した場合は、全二重データ伝送
方式により該リーダ・ライタとのデータ授受を行うよう
制御するデータ通信制御手段と、半二重データ伝送方式
で前記リーダ・ライタとデータの授受を行う場合は、前
記データ通信制御手段の制御に従って前記第１の端子か
ら入力されたデータを前記データ通信制御手段の受信端
に出力すると共に前記データ通信制御手段の送信端から
出力されたデータを前記第１の端子に出力し、全二重デ
ータ伝送方式で前記リーダ・ライタとデータの授受を行
う場合は、前記第１の端子から入力されたデータを前記
データ通信制御手段の受信端に出力し、かつ、前記デー
タ通信制御手段の送信端から出力されたデータを前記第
２の端子に出力する切換手段とを具備したことを特徴と
している。
ダ・ライタとデータの授受を行うＩＣカードにおいて、
予め定められた規格に従って前記ＩＣカード表面に配設
され、前記リーダライタとのデータ入出力を行う第１の
端子と、予備として前記ＩＣカード表面に前記規格に従
って配設された第２の端子と、データ送信端およびデー
タ受信端を有し、前記ＩＣカードが前記リーダ・ライタ
に接続されると、半二重データ伝送方式により該データ
送信端およびデータ受信端から該リーダ・ライタとのデ
ータ授受を行うよう制御するとともに、前記リーダ・ラ
イタから切換情報を受信した場合は、全二重データ伝送
方式により該リーダ・ライタとのデータ授受を行うよう
制御するデータ通信制御手段と、半二重データ伝送方式
で前記リーダ・ライタとデータの授受を行う場合は、前
記データ通信制御手段の制御に従って前記第１の端子か
ら入力されたデータを前記データ通信制御手段の受信端
に出力すると共に前記データ通信制御手段の送信端から
出力されたデータを前記第１の端子に出力し、全二重デ
ータ伝送方式で前記リーダ・ライタとデータの授受を行
う場合は、前記第１の端子から入力されたデータを前記
データ通信制御手段の受信端に出力し、かつ、前記デー
タ通信制御手段の送信端から出力されたデータを前記第
２の端子に出力する切換手段とを具備したことを特徴と
している。
【０００９】
【作用】上記構成によれば、まず、ＩＣカードがリーダ
・ライタに接続されると、データ通信制御手段は、半二
重データ伝送方式でリーダ・ライタとのデータ授受を行
うように切換手段を制御する。すなわち、データ通信制
御手段は、予め定められた規格に従ってＩＣカード表面
に配設された第１の端子から入力されたデータを受信端
に出力させ、また、送信端から出力するデータを第１の
端子へ出力するよう切換手段を制御する。 また、データ
通信制御手段がリーダ・ライタから切換情報を受信する
と、リーダ・ライタとのデータ授受を全二重データ伝送
方式で行うように切換手段を制御する。すなわち、デー
タ通信制御手段は、予め定められた規格に従ってＩＣカ
ード表面に配設された第１の端子と第２の端子とを用
い、第１の端子から入力されたデータを受信端に出力さ
せ、送信端から出力するデータを第２の端子へ出力する
よう切換手段を制御する。これにより、所定の規格によ
って定められた端子配置との互換性を維持しつつ、全二
重通信方式によるデータ伝送を行うことができる。
・ライタに接続されると、データ通信制御手段は、半二
重データ伝送方式でリーダ・ライタとのデータ授受を行
うように切換手段を制御する。すなわち、データ通信制
御手段は、予め定められた規格に従ってＩＣカード表面
に配設された第１の端子から入力されたデータを受信端
に出力させ、また、送信端から出力するデータを第１の
端子へ出力するよう切換手段を制御する。 また、データ
通信制御手段がリーダ・ライタから切換情報を受信する
と、リーダ・ライタとのデータ授受を全二重データ伝送
方式で行うように切換手段を制御する。すなわち、デー
タ通信制御手段は、予め定められた規格に従ってＩＣカ
ード表面に配設された第１の端子と第２の端子とを用
い、第１の端子から入力されたデータを受信端に出力さ
せ、送信端から出力するデータを第２の端子へ出力する
よう切換手段を制御する。これにより、所定の規格によ
って定められた端子配置との互換性を維持しつつ、全二
重通信方式によるデータ伝送を行うことができる。
【００１０】
【実施例】以下、図面を参照してこの発明の実施例につ
いて説明する。 Ａ．実施例の構成 図１はこの発明の一実施例であるＩＣカードシステムの
構成を示す回路図である。この図に示すＩＣカードシス
テムは、ＩＣカード１０とリーダ・ライタ２０とから構
成されており、以下ではこれら各部について説明する。
いて説明する。 Ａ．実施例の構成 図１はこの発明の一実施例であるＩＣカードシステムの
構成を示す回路図である。この図に示すＩＣカードシス
テムは、ＩＣカード１０とリーダ・ライタ２０とから構
成されており、以下ではこれら各部について説明する。
【００１１】リーダ・ライタ２０の構成 このリーダ・ライタ２０において、２１は装置各部を制
御するマイクロプロセッサ、２２はレシーバ／ドライバ
回路である。このレシーバ／ドライバ回路２２は、外部
コネクタＣＮ１を介して接続される上位コンピュータ
（図示略）とマイクロプロセッサ２１との通信インタフ
ェース（例えば、ＲＳ−２３２Ｃ）を適合させ、シリア
ルデータの送受信を行う。また、マイクロプロセッサ２
１に接続される各素子において、Ｒ1〜Ｒ5は抵抗、Ｃ1
〜Ｃ3はコンデンサ、Ｘｔａｌは水晶発振子、２１ａは
アンドゲートである。ＣＮ２は入出力コネクタであり、
前述したＩＣカード１０の各接続端子に接続される。
御するマイクロプロセッサ、２２はレシーバ／ドライバ
回路である。このレシーバ／ドライバ回路２２は、外部
コネクタＣＮ１を介して接続される上位コンピュータ
（図示略）とマイクロプロセッサ２１との通信インタフ
ェース（例えば、ＲＳ−２３２Ｃ）を適合させ、シリア
ルデータの送受信を行う。また、マイクロプロセッサ２
１に接続される各素子において、Ｒ1〜Ｒ5は抵抗、Ｃ1
〜Ｃ3はコンデンサ、Ｘｔａｌは水晶発振子、２１ａは
アンドゲートである。ＣＮ２は入出力コネクタであり、
前述したＩＣカード１０の各接続端子に接続される。
【００１２】すなわち、この入出力コネクタＣＮ２のＣ
ＬＫ端子には、クロック信号となるアンドゲート２１ａ
の出力が供給され、Ｖｃｃ端子には、正電源電圧にプル
アップされたトランジスタＴｒの出力がカード用電源電
圧として供給される。また、該コネクタＣＮ２のＩ／Ｏ
端子は、マイクロプロセッサ２１の端子Ｓｉｏ１と接続
され、ＲＦＵ端子はマイクロプロセッサ２１の端子Ｓｉ
ｏ２と接続される。さらに、該コネクタＣＮ２のＲＳＴ
端子は、マイクロプロセッサ２１の端子ＲＳＴ２と接続
され、ＧＮＤ端子はリーダ・ライタ２０側に接地され
る。なお、上述したＩ／Ｏ端子は、後述する動作の下で
ＩＣカード１０側との半二重方式によるデータ伝送時に
用いられ、一方、このＩ／Ｏ端子とＲＦＵ端子とは全二
重方式によるデータ伝送に用いられる。
ＬＫ端子には、クロック信号となるアンドゲート２１ａ
の出力が供給され、Ｖｃｃ端子には、正電源電圧にプル
アップされたトランジスタＴｒの出力がカード用電源電
圧として供給される。また、該コネクタＣＮ２のＩ／Ｏ
端子は、マイクロプロセッサ２１の端子Ｓｉｏ１と接続
され、ＲＦＵ端子はマイクロプロセッサ２１の端子Ｓｉ
ｏ２と接続される。さらに、該コネクタＣＮ２のＲＳＴ
端子は、マイクロプロセッサ２１の端子ＲＳＴ２と接続
され、ＧＮＤ端子はリーダ・ライタ２０側に接地され
る。なお、上述したＩ／Ｏ端子は、後述する動作の下で
ＩＣカード１０側との半二重方式によるデータ伝送時に
用いられ、一方、このＩ／Ｏ端子とＲＦＵ端子とは全二
重方式によるデータ伝送に用いられる。
【００１３】ＩＣカード１０の構成 この図に示すＩＣカード１０が図６に示したものと異な
る点は、通信方式切換回路４を設けると共に、ＭＰＵ１
が半二重通信方式と全二重通信方式とを切換える切換信
号（後述する）を該回路４に供給するようにしたことに
ある。この通信方式切換え回路４は、３ステートバッフ
ァ４ａ〜４ｄと、オアゲート４ｅ，４ｆとから構成され
ている。
る点は、通信方式切換回路４を設けると共に、ＭＰＵ１
が半二重通信方式と全二重通信方式とを切換える切換信
号（後述する）を該回路４に供給するようにしたことに
ある。この通信方式切換え回路４は、３ステートバッフ
ァ４ａ〜４ｄと、オアゲート４ｅ，４ｆとから構成され
ている。
【００１４】すなわち、前述した入出力コネクタＣＮ２
のＩ／Ｏ端子と３ステートバッファ４ａの入力端が接続
されると共に、その出力端がＭＰＵ１のデータ受信端Ｒ
ＸＤに接続されている。ＭＰＵ１のデータ送信端ＴＸＤ
は、３ステートバッファ４ｃの入力端に接続され、その
出力端が３ステートバッファ４ｂ、４ｄの各入力端に接
続されている。このバッファ４ｂの出力端は、入出力コ
ネクタＣＮ２のＲＦＵ端子に接続されている。また、３
ステートバッファ４ｄの出力端は、バッファ４ａの入力
端に接続される。ＭＰＵ１の入出力制御端Ｏｕｔ／Ｉｎ
は、オアゲート４ｆ，４ｅの各一端と接続され、通信方
式制御端Ｆｕｌｌ／Ｈａｌｆは、当該ゲート４ｆ，４ｅ
の各他端に接続されると共に、上述したバッファ４ｂ，
４ｄの各制御端に接続される。オアゲート４ｆの出力端
は、バッファ４ａの制御端と接続され、オアゲート４ｅ
の出力端は、バッファ４ｃの制御端に接続されている。
のＩ／Ｏ端子と３ステートバッファ４ａの入力端が接続
されると共に、その出力端がＭＰＵ１のデータ受信端Ｒ
ＸＤに接続されている。ＭＰＵ１のデータ送信端ＴＸＤ
は、３ステートバッファ４ｃの入力端に接続され、その
出力端が３ステートバッファ４ｂ、４ｄの各入力端に接
続されている。このバッファ４ｂの出力端は、入出力コ
ネクタＣＮ２のＲＦＵ端子に接続されている。また、３
ステートバッファ４ｄの出力端は、バッファ４ａの入力
端に接続される。ＭＰＵ１の入出力制御端Ｏｕｔ／Ｉｎ
は、オアゲート４ｆ，４ｅの各一端と接続され、通信方
式制御端Ｆｕｌｌ／Ｈａｌｆは、当該ゲート４ｆ，４ｅ
の各他端に接続されると共に、上述したバッファ４ｂ，
４ｄの各制御端に接続される。オアゲート４ｆの出力端
は、バッファ４ａの制御端と接続され、オアゲート４ｅ
の出力端は、バッファ４ｃの制御端に接続されている。
【００１５】このような構成による通信切換回路４は、
入出力制御信号Ｏｕｔ／Ｉｎと通信方式切換信号Ｆｕｌ
ｌ／Ｈａｌｆとに応じて、上述したリーダ・ライタ２０
とＩＣカード１０とのデータ伝送形態を半二重方式ある
いは全二重方式に切換える。すなわち、図５に示すよう
に、通信方式切換信号Ｆｕｌｌ／Ｈａｌｆが「Ｌｏｗ
（ロウ）」レベルにある場合、入出力制御信号Ｏｕｔ／
Ｉｎが「Ｌｏｗ（ロウ）」レベルになると、Ｉ／Ｏ端子
が受信端子、ＲＦＵ端子がハイインピーダンス状態に設
定される。一方、該制御信号Ｏｕｔ／Ｉｎが「Ｈｉｇｈ
（ハイ）」レベルになると、Ｉ／Ｏ端子が送信端子、Ｒ
ＦＵ端子がハイインピーダンス状態に設定される。この
ように、通信方式切換信号Ｆｕｌｌ／Ｈａｌｆが「Ｌｏ
ｗ（ロウ）」レベルにある場合には、従来と同様の半二
重通信がＩ／Ｏ端子を介して行われることになる。
入出力制御信号Ｏｕｔ／Ｉｎと通信方式切換信号Ｆｕｌ
ｌ／Ｈａｌｆとに応じて、上述したリーダ・ライタ２０
とＩＣカード１０とのデータ伝送形態を半二重方式ある
いは全二重方式に切換える。すなわち、図５に示すよう
に、通信方式切換信号Ｆｕｌｌ／Ｈａｌｆが「Ｌｏｗ
（ロウ）」レベルにある場合、入出力制御信号Ｏｕｔ／
Ｉｎが「Ｌｏｗ（ロウ）」レベルになると、Ｉ／Ｏ端子
が受信端子、ＲＦＵ端子がハイインピーダンス状態に設
定される。一方、該制御信号Ｏｕｔ／Ｉｎが「Ｈｉｇｈ
（ハイ）」レベルになると、Ｉ／Ｏ端子が送信端子、Ｒ
ＦＵ端子がハイインピーダンス状態に設定される。この
ように、通信方式切換信号Ｆｕｌｌ／Ｈａｌｆが「Ｌｏ
ｗ（ロウ）」レベルにある場合には、従来と同様の半二
重通信がＩ／Ｏ端子を介して行われることになる。
【００１６】一方、これに対して、通信方式切換信号Ｆ
ｕｌｌ／Ｈａｌｆが「Ｈｉｇｈ（ハイ）」レベルにある
場合、入出力制御信号Ｏｕｔ／Ｉｎが「Ｌｏｗ（ロ
ウ）」レベルになると、Ｉ／Ｏ端子が受信端子、ＲＦＵ
端子が送信端子に設定され、該制御信号Ｏｕｔ／Ｉｎが
「Ｈｉｇｈ（ハイ）」レベルになると、Ｉ／Ｏ端子が受
信端子、ＲＦＵ端子が送信端子に設定される。この結
果、通信方式切換信号Ｆｕｌｌ／Ｈａｌｆが「Ｈｉｇｈ
（ハイ）」レベルにある場合には、従来、予備端子とし
て設けられていたＲＦＵ端子とＩ／Ｏ端子とを用いた全
二重通信が可能になる。
ｕｌｌ／Ｈａｌｆが「Ｈｉｇｈ（ハイ）」レベルにある
場合、入出力制御信号Ｏｕｔ／Ｉｎが「Ｌｏｗ（ロ
ウ）」レベルになると、Ｉ／Ｏ端子が受信端子、ＲＦＵ
端子が送信端子に設定され、該制御信号Ｏｕｔ／Ｉｎが
「Ｈｉｇｈ（ハイ）」レベルになると、Ｉ／Ｏ端子が受
信端子、ＲＦＵ端子が送信端子に設定される。この結
果、通信方式切換信号Ｆｕｌｌ／Ｈａｌｆが「Ｈｉｇｈ
（ハイ）」レベルにある場合には、従来、予備端子とし
て設けられていたＲＦＵ端子とＩ／Ｏ端子とを用いた全
二重通信が可能になる。
【００１７】Ｂ．実施例の動作 次に、上記構成による実施例の動作について図２〜図４
に示すフローチャートを参照し、説明する。なお、図２
および図３に示すフローチャートは、リーダ・ライタ２
０側の動作を表し、図４に示すフローチャートは、ＩＣ
カード１０側の動作を表している。
に示すフローチャートを参照し、説明する。なお、図２
および図３に示すフローチャートは、リーダ・ライタ２
０側の動作を表し、図４に示すフローチャートは、ＩＣ
カード１０側の動作を表している。
【００１８】半二重通信動作 ａ．リーダ・ライタ２０側の動作 まず、リーダ・ライタ２０に電源が投入されると、マイ
クロプロセッサ２１が各種メモリおよびレジスタをリセ
ットするイニシャライズが行われ、この後に待機状態に
入る。そして、この状態において、ＩＣカード１０がリ
ーダ・ライタ２０の入出力コネクタＣＮ２にセットされ
ると、このリーダ・ライタ２０は、これを検出し、図２
に示すメインルーチンを起動してステップＳａ１に処理
を進める。ステップＳａ１では、マイクロプロセッサ２
１の端子Ｓｉｏ１および端子Ｓｉｏ２をデータ受信モー
ドに設定し、次のステップＳａ２に進む。ステップＳａ
２に進むと、入出力コネクタＣＮ２にセットされたＩＣ
カード１０を活性化するための活性化ルーチンが起動さ
れ、図３に示すステップＳｂ１に処理が進む。
クロプロセッサ２１が各種メモリおよびレジスタをリセ
ットするイニシャライズが行われ、この後に待機状態に
入る。そして、この状態において、ＩＣカード１０がリ
ーダ・ライタ２０の入出力コネクタＣＮ２にセットされ
ると、このリーダ・ライタ２０は、これを検出し、図２
に示すメインルーチンを起動してステップＳａ１に処理
を進める。ステップＳａ１では、マイクロプロセッサ２
１の端子Ｓｉｏ１および端子Ｓｉｏ２をデータ受信モー
ドに設定し、次のステップＳａ２に進む。ステップＳａ
２に進むと、入出力コネクタＣＮ２にセットされたＩＣ
カード１０を活性化するための活性化ルーチンが起動さ
れ、図３に示すステップＳｂ１に処理が進む。
【００１９】ステップＳｂ１では、マイクロプロセッサ
２１の端子ＣＴＲＬと、端子ＲＳＴとに「Ｌ（ロウ）」
レベルの信号を発生させる。ここで、該端子ＣＴＲＬか
ら「Ｌ」レベルの信号が出力されと、アンドゲート２１
ａからクロック信号が出力され、該クロック信号が入出
力コネクタＣＮ２を介してＭＰＵ１に供給される。次
に、ステップＳｂ２では、上記クロック信号が安定する
まで所定時間Ｔ0の間待機し、次のステップＳｂ３に進
む。ステップＳｂ３では、上述した端子ＲＳＴから出力
されるリセット信号を「Ｈ」レベルに設定する。これに
より、ＩＣカード１０は、該リセット信号に応じてリセ
ットされ、活性化がなされることになる。
２１の端子ＣＴＲＬと、端子ＲＳＴとに「Ｌ（ロウ）」
レベルの信号を発生させる。ここで、該端子ＣＴＲＬか
ら「Ｌ」レベルの信号が出力されと、アンドゲート２１
ａからクロック信号が出力され、該クロック信号が入出
力コネクタＣＮ２を介してＭＰＵ１に供給される。次
に、ステップＳｂ２では、上記クロック信号が安定する
まで所定時間Ｔ0の間待機し、次のステップＳｂ３に進
む。ステップＳｂ３では、上述した端子ＲＳＴから出力
されるリセット信号を「Ｈ」レベルに設定する。これに
より、ＩＣカード１０は、該リセット信号に応じてリセ
ットされ、活性化がなされることになる。
【００２０】次いで、ステップＳｂ４に進むと、リーダ
・ライタ２０はＩＣカード１０に対し、リセット完了の
旨を応答させるために、「アンサ・ツー・リセット情
報」を伝送バッファ（図示略）にセットし、該バッファ
内容をＩＣカード１０へ送信する。なお、このデータ伝
送においては、マイクロプロセッサ２１の端子Ｓｉｏ１
から送出される。そして、ステップＳｂ５では、このデ
ータ伝送が完了したか否かを判断する。ここで、データ
伝送が完了していないと、この判断結果が「ＮＯ」にな
り、再び上記ステップＳｂ４が実行される。そして、デ
ータ伝送が完了すると、このステップＳｂ５の判断結果
が「ＹＥＳ」になり、この活性化ルーチンが完了してメ
インルーチンへ復帰する。
・ライタ２０はＩＣカード１０に対し、リセット完了の
旨を応答させるために、「アンサ・ツー・リセット情
報」を伝送バッファ（図示略）にセットし、該バッファ
内容をＩＣカード１０へ送信する。なお、このデータ伝
送においては、マイクロプロセッサ２１の端子Ｓｉｏ１
から送出される。そして、ステップＳｂ５では、このデ
ータ伝送が完了したか否かを判断する。ここで、データ
伝送が完了していないと、この判断結果が「ＮＯ」にな
り、再び上記ステップＳｂ４が実行される。そして、デ
ータ伝送が完了すると、このステップＳｂ５の判断結果
が「ＹＥＳ」になり、この活性化ルーチンが完了してメ
インルーチンへ復帰する。
【００２１】次に、メインルーチン（図２参照）に復帰
すると、リーダ・ライタ２０の処理は、ステップＳａ３
に進む。このステップＳａ３では、上述した「アンサ・
ツー・リセット情報」の送出に対するＩＣカード１０側
からの応答をマイクロプロセッサ２１の端子Ｓｉｏ１で
受信する。そして、リセットした旨の応答がＩＣカード
１０より送出されてくると、リーダ・ライタ２０は、Ｉ
Ｃカード１０側の活性化を確認することになる。次い
で、ステップＳａ４に進むと、ＩＣカード１０とのデー
タ伝送形態を全二重方式で行わさせるため、端子Ｓｉｏ
１より通信方式を切換える切換情報を送出する。
すると、リーダ・ライタ２０の処理は、ステップＳａ３
に進む。このステップＳａ３では、上述した「アンサ・
ツー・リセット情報」の送出に対するＩＣカード１０側
からの応答をマイクロプロセッサ２１の端子Ｓｉｏ１で
受信する。そして、リセットした旨の応答がＩＣカード
１０より送出されてくると、リーダ・ライタ２０は、Ｉ
Ｃカード１０側の活性化を確認することになる。次い
で、ステップＳａ４に進むと、ＩＣカード１０とのデー
タ伝送形態を全二重方式で行わさせるため、端子Ｓｉｏ
１より通信方式を切換える切換情報を送出する。
【００２２】次いで、ステップＳａ５では、前記切換情
報に応じてＩＣカード１０側から応答される判別結果を
入力する。すなわち、ここでは、ＩＣカード１０側から
前記切換情報に基づき、全二重方式によるデータ通信が
可能か否かを表すデータが返送され、こうした判別結果
が所定記憶エリア（図示略）に格納される。このような
状況において、例えば、ＩＣカード１０が従来の構成に
あり、全二重方式に対応することができない場合には、
「全二重方式不可」を表す旨の応答がリーダ・ライタ２
０に入力される。これにより、リーダ・ライタ２０はＩ
Ｃカード１０とのデータ伝送を半二重方式で行うことに
なる。この結果、従来のＩＣカード１０との互換性が保
たれる。一方、ＩＣカード１０から「全二重方式可」を
表す旨の応答があった場合、リーダ・ライタ２０はＩＣ
カード１０とのデータ伝送を後述する全二重方式で行
う。
報に応じてＩＣカード１０側から応答される判別結果を
入力する。すなわち、ここでは、ＩＣカード１０側から
前記切換情報に基づき、全二重方式によるデータ通信が
可能か否かを表すデータが返送され、こうした判別結果
が所定記憶エリア（図示略）に格納される。このような
状況において、例えば、ＩＣカード１０が従来の構成に
あり、全二重方式に対応することができない場合には、
「全二重方式不可」を表す旨の応答がリーダ・ライタ２
０に入力される。これにより、リーダ・ライタ２０はＩ
Ｃカード１０とのデータ伝送を半二重方式で行うことに
なる。この結果、従来のＩＣカード１０との互換性が保
たれる。一方、ＩＣカード１０から「全二重方式可」を
表す旨の応答があった場合、リーダ・ライタ２０はＩＣ
カード１０とのデータ伝送を後述する全二重方式で行
う。
【００２３】ｂ．ＩＣカード１０側の動作 前述した活性化ルーチンにより活性化されたＩＣカード
１０は、図４に示すルーチンを起動し、ステップＳｃ１
に処理を進める。ステップＳｃ１では、ＭＰＵ１の端子
Ｏｕｔ／Ｉｎを「Ｈ」レベル、端子Ｆｕｌｌ／Ｈａｌｆ
を「Ｌ」レベルに設定する。この結果、このＩＣカード
１０は、図５に示す関係から、ＭＰＵ１のＩ／Ｏ端子を
送信端子として使用し、ＲＦＵ端子をハイインピーダン
ス状態に設定する。これにより、ＩＣカード１０は半二
重通信における送信状態に設定されることになる。
１０は、図４に示すルーチンを起動し、ステップＳｃ１
に処理を進める。ステップＳｃ１では、ＭＰＵ１の端子
Ｏｕｔ／Ｉｎを「Ｈ」レベル、端子Ｆｕｌｌ／Ｈａｌｆ
を「Ｌ」レベルに設定する。この結果、このＩＣカード
１０は、図５に示す関係から、ＭＰＵ１のＩ／Ｏ端子を
送信端子として使用し、ＲＦＵ端子をハイインピーダン
ス状態に設定する。これにより、ＩＣカード１０は半二
重通信における送信状態に設定されることになる。
【００２４】次いで、ステップＳｃ２に進むと、自身が
活性化したことを表す「アンサ・ツー・リセット情報」
をＩ／Ｏ端子からブロック出力し、次のステップＳｃ３
に進む。ステップＳｃ３では、Ｉ／Ｏ端子を受信端子と
するためにＭＰＵ１の端子Ｏｕｔ／Ｉｎを「Ｌ」レベル
に設定する。そして、次のステップＳｃ４では、上述し
たステップＳａ４においてリーダ・ライタ２０から供給
される情報、すなわち、通信方式を切換える切換情報を
受信する。
活性化したことを表す「アンサ・ツー・リセット情報」
をＩ／Ｏ端子からブロック出力し、次のステップＳｃ３
に進む。ステップＳｃ３では、Ｉ／Ｏ端子を受信端子と
するためにＭＰＵ１の端子Ｏｕｔ／Ｉｎを「Ｌ」レベル
に設定する。そして、次のステップＳｃ４では、上述し
たステップＳａ４においてリーダ・ライタ２０から供給
される情報、すなわち、通信方式を切換える切換情報を
受信する。
【００２５】次に、ステップＳｃ５では、この切換情報
に基づいて通信方式切換えが可能か否かを判断する。こ
こで、ＩＣカード１０が全二重方式に切換え可能でない
場合には、判断結果が「ＮＯ」となり、ステップＳｃ６
に進み、従来の半二重方式によりデータ伝送が行われ
る。すなわち、ステップＳｃ６では、リーダ・ライタ２
０から送出されたデータブロックに基づく各種処理がな
され、この処理後にステップＳｃ７へ進み、Ｉ／Ｏ端子
を送信端子とするためにＭＰＵ１の端子Ｏｕｔ／Ｉｎを
「Ｈ」レベルに設定する。次いで、ステップＳｃ８で
は、上記データブロックに基づく各種処理結果をリーダ
・ライタ２０側へ返送する。そして、以後、上述したス
テップＳｃ３〜Ｓｃ８を繰返すことで、リーダ・ライタ
２０側と半二重方式によるデータ伝送が継続されること
になる。
に基づいて通信方式切換えが可能か否かを判断する。こ
こで、ＩＣカード１０が全二重方式に切換え可能でない
場合には、判断結果が「ＮＯ」となり、ステップＳｃ６
に進み、従来の半二重方式によりデータ伝送が行われ
る。すなわち、ステップＳｃ６では、リーダ・ライタ２
０から送出されたデータブロックに基づく各種処理がな
され、この処理後にステップＳｃ７へ進み、Ｉ／Ｏ端子
を送信端子とするためにＭＰＵ１の端子Ｏｕｔ／Ｉｎを
「Ｈ」レベルに設定する。次いで、ステップＳｃ８で
は、上記データブロックに基づく各種処理結果をリーダ
・ライタ２０側へ返送する。そして、以後、上述したス
テップＳｃ３〜Ｓｃ８を繰返すことで、リーダ・ライタ
２０側と半二重方式によるデータ伝送が継続されること
になる。
【００２６】全二重通信動作 ところで、上述したステップＳｃ５において、リーダ・
ライタ２０とのデータ伝送を全二重方式で行うことがで
きる場合には、該ステップＳｃ５での判断結果が「ＹＥ
Ｓ」となり、ＩＣカード１０の処理がステップＳｃ９
（図４参照）に進む。ステップＳｃ９では、端子Ｆｕｌ
ｌ／Ｈａｌｆを「Ｈ」レベルに設定する。ここで、端子
Ｆｕｌｌ／Ｈａｌｆが「Ｈ」レベルになると、前述した
ステップＳｃ３において、端子Ｏｕｔ／Ｉｎが既に
「Ｌ」レベルに設定されているから、図５に示す関係よ
り、Ｉ／Ｏ端子が受信端子、ＲＦＵ端子が送信端子に設
定されるため、全二重方式によるデータ伝送が可能にな
る。次に、ステップＳｃ１０に進むと、ＩＣカード１０
は全二重方式でデータ伝送を行う旨をリーダ・ライタ２
０側へ送出する。
ライタ２０とのデータ伝送を全二重方式で行うことがで
きる場合には、該ステップＳｃ５での判断結果が「ＹＥ
Ｓ」となり、ＩＣカード１０の処理がステップＳｃ９
（図４参照）に進む。ステップＳｃ９では、端子Ｆｕｌ
ｌ／Ｈａｌｆを「Ｈ」レベルに設定する。ここで、端子
Ｆｕｌｌ／Ｈａｌｆが「Ｈ」レベルになると、前述した
ステップＳｃ３において、端子Ｏｕｔ／Ｉｎが既に
「Ｌ」レベルに設定されているから、図５に示す関係よ
り、Ｉ／Ｏ端子が受信端子、ＲＦＵ端子が送信端子に設
定されるため、全二重方式によるデータ伝送が可能にな
る。次に、ステップＳｃ１０に進むと、ＩＣカード１０
は全二重方式でデータ伝送を行う旨をリーダ・ライタ２
０側へ送出する。
【００２７】一方、これを受けたリーダ・ライタ２０
は、前述したステップＳａ５において、ＩＣカード１０
から「全二重方式可」を表す旨の応答を受ける。これに
より、リーダ・ライタ２０は、ＩＣカード１０とのデー
タ伝送を全二重方式で行うため、ステップＳａ６に処理
を進める。ステップＳａ６では、まず、上位コンピュー
タ（図示略）から外部コネクタＣＮ１を介してデータブ
ロックを受信する。このデータブロックは、ＩＣカード
１０側へ転送するデータとなる。次いで、ステップＳａ
７に進むと、リーダ・ライタ２０は、このデータブロッ
クをマイクロプロセッサ２１のＩ／Ｏ端子から順次出力
する。
は、前述したステップＳａ５において、ＩＣカード１０
から「全二重方式可」を表す旨の応答を受ける。これに
より、リーダ・ライタ２０は、ＩＣカード１０とのデー
タ伝送を全二重方式で行うため、ステップＳａ６に処理
を進める。ステップＳａ６では、まず、上位コンピュー
タ（図示略）から外部コネクタＣＮ１を介してデータブ
ロックを受信する。このデータブロックは、ＩＣカード
１０側へ転送するデータとなる。次いで、ステップＳａ
７に進むと、リーダ・ライタ２０は、このデータブロッ
クをマイクロプロセッサ２１のＩ／Ｏ端子から順次出力
する。
【００２８】そして、ＩＣカード１０は、ステップＳｃ
１１において、このＩ／Ｏ端子から供給されるデータブ
ロックを受信し、次に、このデータブロックに基づく各
種処理を実行する（ステップＳｃ１２）。次いで、この
処理結果は、ステップＳｃ１０において、リーダ・ライ
タ２０側へＲＦＵ端子から送出される。このように、Ｉ
Ｃカード１０にあっては、Ｉ／Ｏ端子を介してリーダ・
ライタ２０側から伝送されるデータを受信しつつ、受信
したデータに基づく各種処理結果をＲＦＵ端子を介して
リーダ・ライタ２０側へ返送する。この結果、全二重方
式によるデータ伝送がなされるため、従来に比し、格段
にデータ伝送効率が向上することになる。
１１において、このＩ／Ｏ端子から供給されるデータブ
ロックを受信し、次に、このデータブロックに基づく各
種処理を実行する（ステップＳｃ１２）。次いで、この
処理結果は、ステップＳｃ１０において、リーダ・ライ
タ２０側へＲＦＵ端子から送出される。このように、Ｉ
Ｃカード１０にあっては、Ｉ／Ｏ端子を介してリーダ・
ライタ２０側から伝送されるデータを受信しつつ、受信
したデータに基づく各種処理結果をＲＦＵ端子を介して
リーダ・ライタ２０側へ返送する。この結果、全二重方
式によるデータ伝送がなされるため、従来に比し、格段
にデータ伝送効率が向上することになる。
【００２９】次いで、ＩＣカード１０のＲＦＵ端子から
送出されるデータは、リーダ・ライタ２０で受信され
（ステップＳａ８）、この受信した処理結果に応じて次
のデータブロックをＩ／Ｏ端子を介してＩＣカード１０
側に送信する(ステップＳａ９)。そして、以後、ＩＣカ
ード１０においては、前述したステップＳｃ１０〜Ｓｃ
１２が繰返され、一方、リーダ・ライタ２０にあっては
ステップＳａ６〜Ｓａ９が繰返されて全二重方式による
データ伝送が行われる訳である。
送出されるデータは、リーダ・ライタ２０で受信され
（ステップＳａ８）、この受信した処理結果に応じて次
のデータブロックをＩ／Ｏ端子を介してＩＣカード１０
側に送信する(ステップＳａ９)。そして、以後、ＩＣカ
ード１０においては、前述したステップＳｃ１０〜Ｓｃ
１２が繰返され、一方、リーダ・ライタ２０にあっては
ステップＳａ６〜Ｓａ９が繰返されて全二重方式による
データ伝送が行われる訳である。
【００３０】
【発明の効果】以上説明したように、この発明によれ
ば、ＩＣカードがリーダ・ライタに接続後、通常は、予
め定められた規格に従ってＩＣカード表面に配設された
第１の端子を通してリーダ・ライタとのデータ授受を半
二重データ伝送方式で行うよう切換手段を制御し、リー
ダ・ライタから切換情報を受信すると、上記第１の端子
と上記規格により予備の端子として配設された第２の端
子とを用い、リーダ・ライタとのデータ授受を全二重デ
ータ伝送方式で行うように切換手段を制御するので、所
定の規格に従って定められた端子配置との互換性を維持
しつつ、全二重通信方式によるデータ伝送を行うことが
できる。
ば、ＩＣカードがリーダ・ライタに接続後、通常は、予
め定められた規格に従ってＩＣカード表面に配設された
第１の端子を通してリーダ・ライタとのデータ授受を半
二重データ伝送方式で行うよう切換手段を制御し、リー
ダ・ライタから切換情報を受信すると、上記第１の端子
と上記規格により予備の端子として配設された第２の端
子とを用い、リーダ・ライタとのデータ授受を全二重デ
ータ伝送方式で行うように切換手段を制御するので、所
定の規格に従って定められた端子配置との互換性を維持
しつつ、全二重通信方式によるデータ伝送を行うことが
できる。
【図１】この発明の一実施例の構成を示す回路図。
【図２】同実施例におけるリーダ・ライタ２０の動作を
説明するためのフローチャート。
説明するためのフローチャート。
【図３】同実施例におけるリーダ・ライタ２０の動作を
説明するためのフローチャート。
説明するためのフローチャート。
【図４】同実施例におけるＩＣカード１０の動作を説明
するためのフローチャート。
するためのフローチャート。
【図５】同実施例における通信方式切換え回路４の動作
を説明するための図。
を説明するための図。
【図６】従来例を説明するための図。
【図７】従来例を説明するための図。
４…通信方式切換え回路、１０…ＩＣカード、２０…リ
ーダ・ライタ。
ーダ・ライタ。
フロントページの続き (56)参考文献 特開 昭59−174046（ＪＰ，Ａ) 特開 昭63−244191（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06K 17/00,19/077
Claims (1)
- 【請求項１】 外部のリーダ・ライタとデータの授受を
行うＩＣカードにおいて、予め定められた規格に従って前記ＩＣカード表面に配設
され、前記リーダライタとのデータ入出力を行う第１の
端子と、 予備として前記ＩＣカード表面に前記規格に従って配設
された第２の端子と、 データ送信端およびデータ受信端を有し、前記ＩＣカー
ドが前記リーダ・ライタに接続されると、半二重データ
伝送方式により該データ送信端およびデータ受信端から
該リーダ・ライタとのデータ授受を行うよう制御すると
ともに、前記リーダ・ライタから切換情報を受信した場
合は、全二重データ伝送方式により該リーダ・ライタと
のデータ授受を行うよう制御するデータ通信制御手段
と、 半二重データ伝送方式で前記リーダ・ライタとデータの
授受を行う場合は、前記データ通信制御手段の制御に従
って前記第１の端子から入力されたデータを前記データ
通信制御手段の受信端に出力すると共に前記データ通信
制御手段の送信端から出力されたデータを前記第１の端
子に出力し、全二重データ伝送方式で前記リーダ・ライ
タとデータの授受を行う場合は、前記第１の端子から入
力されたデータを前記データ通信制御手段の受信端に出
力し、かつ、前記データ通信制御手段の送信端から出力
されたデータを前記第２の端子に出力する切換手段と を
具備したことを特徴とするＩＣカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124018A JP3024262B2 (ja) | 1991-05-28 | 1991-05-28 | Ｉｃカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124018A JP3024262B2 (ja) | 1991-05-28 | 1991-05-28 | Ｉｃカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05114059A JPH05114059A (ja) | 1993-05-07 |
| JP3024262B2 true JP3024262B2 (ja) | 2000-03-21 |
Family
ID=14874996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3124018A Expired - Fee Related JP3024262B2 (ja) | 1991-05-28 | 1991-05-28 | Ｉｃカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3024262B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3813849B2 (ja) * | 2001-09-14 | 2006-08-23 | 株式会社東芝 | カード装置 |
-
1991
- 1991-05-28 JP JP3124018A patent/JP3024262B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05114059A (ja) | 1993-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990309 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991221 |
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