JP3018332B2 - マルチチャンネルアナライザ - Google Patents
マルチチャンネルアナライザInfo
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- JP3018332B2 JP3018332B2 JP3130631A JP13063191A JP3018332B2 JP 3018332 B2 JP3018332 B2 JP 3018332B2 JP 3130631 A JP3130631 A JP 3130631A JP 13063191 A JP13063191 A JP 13063191A JP 3018332 B2 JP3018332 B2 JP 3018332B2
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- Japan
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Description
【０００１】
【産業上の利用分野】本発明は、マルチチャンネルアナ
ライザに関する。
ライザに関する。
【０００２】
【従来の技術】マルチチャンネルアナライザは、入力さ
れた信号の大きさに対応するチャンネルのデータに１を
加算する機能と、それぞれのチャンネルに対するデータ
を記憶する機能とを備えてなるが、実際の回路構成とし
ては、各チャンネルの最大許容カウント数が16〜24ビッ
ト必要とする場合が多く、汎用のＩＣやＲＡＭにおける
データ入出力は多くても８ビット単位である。
れた信号の大きさに対応するチャンネルのデータに１を
加算する機能と、それぞれのチャンネルに対するデータ
を記憶する機能とを備えてなるが、実際の回路構成とし
ては、各チャンネルの最大許容カウント数が16〜24ビッ
ト必要とする場合が多く、汎用のＩＣやＲＡＭにおける
データ入出力は多くても８ビット単位である。
【０００３】従って、例えばｎビット（チャンネル）×
16ビット（カウント数）のマルチチャンネルアナライザ
は、従来、図４に示すように、ｎビット（チャンネル）
×８ビット（カウント数）のＲＡＭを２段に積み上げて
構成されていた。
16ビット（カウント数）のマルチチャンネルアナライザ
は、従来、図４に示すように、ｎビット（チャンネル）
×８ビット（カウント数）のＲＡＭを２段に積み上げて
構成されていた。
【０００４】すなわち、前記図４において、41, 42はそ
れぞれアドレスがｎビット、カウント数が８ビットのＲ
ＡＭよりなる積算メモリで、積算メモリ42は積算メモリ
41に縦続するように配置されている。そして、積算メモ
リ41の入力側には、入力信号に対応したＡＤ変換後のチ
ャンネル指定された信号ａを入力するためのバッファ回
路43と、外部読み出し用チャンネル指定信号ｂを入力す
るためのバッファ回路44とが設けられている。
れぞれアドレスがｎビット、カウント数が８ビットのＲ
ＡＭよりなる積算メモリで、積算メモリ42は積算メモリ
41に縦続するように配置されている。そして、積算メモ
リ41の入力側には、入力信号に対応したＡＤ変換後のチ
ャンネル指定された信号ａを入力するためのバッファ回
路43と、外部読み出し用チャンネル指定信号ｂを入力す
るためのバッファ回路44とが設けられている。
【０００５】また、各積算メモリ41, 42の出力側には、
それぞれ８ビットの加算回路45, 46、ラッチ回路47, 48
およびバッファ回路49, 50が設けられている。さらに、
51は積算メモリ41, 42の出力側とラッチ回路47, 48の出
力側との間を結合するデータバス、52は前記各素子を制
御するタイミングコントローラ、ｃは外部読み出しデー
タである。
それぞれ８ビットの加算回路45, 46、ラッチ回路47, 48
およびバッファ回路49, 50が設けられている。さらに、
51は積算メモリ41, 42の出力側とラッチ回路47, 48の出
力側との間を結合するデータバス、52は前記各素子を制
御するタイミングコントローラ、ｃは外部読み出しデー
タである。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来構成のｎビット（チャンネル）×１６ビット（カウン
ト数）のマルチチャンネルアナライザにおいては、ｎビ
ット（チャンネル）×８ビットのものに比べて、ＲＡ
Ｍ、加算回路、ラッチ回路など回路素子が２倍となり、
それだけ回路構成が複雑になると共に、コストアップと
なる。この傾向はカウント数が２４ビットや３２ビット
というように増加するに伴って増大する。
来構成のｎビット（チャンネル）×１６ビット（カウン
ト数）のマルチチャンネルアナライザにおいては、ｎビ
ット（チャンネル）×８ビットのものに比べて、ＲＡ
Ｍ、加算回路、ラッチ回路など回路素子が２倍となり、
それだけ回路構成が複雑になると共に、コストアップと
なる。この傾向はカウント数が２４ビットや３２ビット
というように増加するに伴って増大する。
【０００７】本発明は、上述の事柄に留意してなされた
もので、その目的とするところは、カウント数が増大し
ても、回路素子の数を増大させる必要がない、簡易なマ
ルチチャンネルアナライザを提供することにある。
もので、その目的とするところは、カウント数が増大し
ても、回路素子の数を増大させる必要がない、簡易なマ
ルチチャンネルアナライザを提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明においては、入力された信号の大きさに対応
するチャンネルのデータに１を加算する機能と、それぞ
れのチャンネルに対するデータを記憶する機能とを備え
てなるマルチチャンネルアナライザにおいて、カウント
すべきデータを複数のブロックに分割し、これら複数の
ブロックに分割されたデータを、単一の加算回路を用い
て順次直列的に加算処理するようにしている。
め、本発明においては、入力された信号の大きさに対応
するチャンネルのデータに１を加算する機能と、それぞ
れのチャンネルに対するデータを記憶する機能とを備え
てなるマルチチャンネルアナライザにおいて、カウント
すべきデータを複数のブロックに分割し、これら複数の
ブロックに分割されたデータを、単一の加算回路を用い
て順次直列的に加算処理するようにしている。
【０００９】
【作用】上記構成のマルチチャンネルアナライザにおい
ては、例えばカウウト数が16ビットのデータを処理する
場合、このデータを２つに分割して上位８ビットデータ
と下位８ビットデータとし、これらの２つの８ビットデ
ータについてそれぞれ加算処理を行うことにより、つま
り、２回加算処理を行うことにより、16ビットデータに
それぞれ１を加える処理を行うのである。このようにす
れば、８ビットの構成で済み、回路素子の数を少なくで
きる。
ては、例えばカウウト数が16ビットのデータを処理する
場合、このデータを２つに分割して上位８ビットデータ
と下位８ビットデータとし、これらの２つの８ビットデ
ータについてそれぞれ加算処理を行うことにより、つま
り、２回加算処理を行うことにより、16ビットデータに
それぞれ１を加える処理を行うのである。このようにす
れば、８ビットの構成で済み、回路素子の数を少なくで
きる。
【００１０】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。
説明する。
【００１１】図１は、本発明に係るマルチチャンネルア
ナライザの構成例を示すもので、図示する例において
は、カウント数が16ビットのものを示している。すなわ
ち、各チャンネルに対応した16ビットのカウント数を２
ブロック（８ビット×２）に分け、積算メモリのアドレ
ス方向に１ビット加え、これにブロックの区別を割り付
けるようにしている。
ナライザの構成例を示すもので、図示する例において
は、カウント数が16ビットのものを示している。すなわ
ち、各チャンネルに対応した16ビットのカウント数を２
ブロック（８ビット×２）に分け、積算メモリのアドレ
ス方向に１ビット加え、これにブロックの区別を割り付
けるようにしている。
【００１２】より具体的に説明すると、前記図１におい
て、１は必要なチャンネルｎビットに１ビットを加えた
（ｎ＋１）ビットの各アドレスに対し、８ビットのデー
タ入出力機能を備えたＲＡＭよりなる積算メモリで、そ
の入力側には、入力信号に対応したＡＤ変換後のチャン
ネル指定された信号ａを入力するためのバッファ回路２
と、外部読み出し用チャンネル指定信号ｂを入力するた
めのバッファ回路３とが設けられている。
て、１は必要なチャンネルｎビットに１ビットを加えた
（ｎ＋１）ビットの各アドレスに対し、８ビットのデー
タ入出力機能を備えたＲＡＭよりなる積算メモリで、そ
の入力側には、入力信号に対応したＡＤ変換後のチャン
ネル指定された信号ａを入力するためのバッファ回路２
と、外部読み出し用チャンネル指定信号ｂを入力するた
めのバッファ回路３とが設けられている。
【００１３】そして、前記積算メモリ１の出力側には、
それぞれ８ビットの加算回路４、ラッチ回路５およびバ
ッファ回路６が設けられている。また、積算メモリ１の
出力側とラッチ回路５の出力側との間は、データバス７
によって結合されている。さらに、８は加算回路４のＣ
Ｏ（Carry Out）端子とＣＩ（Carry In ）端子との間
に設けられる一時的な記憶を行うフリップフロップ、９
は前記各素子を制御するタイミングコントローラであ
り、ｃは外部読み出しデータである。
それぞれ８ビットの加算回路４、ラッチ回路５およびバ
ッファ回路６が設けられている。また、積算メモリ１の
出力側とラッチ回路５の出力側との間は、データバス７
によって結合されている。さらに、８は加算回路４のＣ
Ｏ（Carry Out）端子とＣＩ（Carry In ）端子との間
に設けられる一時的な記憶を行うフリップフロップ、９
は前記各素子を制御するタイミングコントローラであ
り、ｃは外部読み出しデータである。
【００１４】次に、上記構成のマルチチャンネルアナラ
イザの動作を、図２に示したタイミングチャートをも参
照しながら説明する。なお、以下の説明に出てくる番号
〜は、図１および図２に示した番号と対応してい
る。
イザの動作を、図２に示したタイミングチャートをも参
照しながら説明する。なお、以下の説明に出てくる番号
〜は、図１および図２に示した番号と対応してい
る。
【００１５】今、入力信号が発生すると、その信号の大
きさに対応したあるチャンネル（積算メモリ１のアドレ
ス）がチャンネル対応アドレスによって指定され、ア
ドレスビットによって、２ブロックに分けた８ビット
毎のカウントデータのうち、先ず下位ブロックが指定さ
れ、積算メモリ１から対応する下位８ビットのデータが
メモリデータ出力として読み出され、これが加算回路
４に入力される。
きさに対応したあるチャンネル（積算メモリ１のアドレ
ス）がチャンネル対応アドレスによって指定され、ア
ドレスビットによって、２ブロックに分けた８ビット
毎のカウントデータのうち、先ず下位ブロックが指定さ
れ、積算メモリ１から対応する下位８ビットのデータが
メモリデータ出力として読み出され、これが加算回路
４に入力される。
【００１６】ここで、タイミングコントローラ９から
「１」が出力され、これが加算回路４のＣＩ端子に入
力され、前記読み出された下位８ビットのデータに
「１」が加算され、その加算結果がラッチ回路５によっ
てラッチされる。このとき、キャリー（桁上げ）があれ
ば、フリップフロップ８をセットし、これに一時的に記
憶される。
「１」が出力され、これが加算回路４のＣＩ端子に入
力され、前記読み出された下位８ビットのデータに
「１」が加算され、その加算結果がラッチ回路５によっ
てラッチされる。このとき、キャリー（桁上げ）があれ
ば、フリップフロップ８をセットし、これに一時的に記
憶される。
【００１７】そして、前記ラッチ回路５の出力（ラッチ
データ出力）は、データバス７を経て積算メモリ１に
送られて、同じアドレスに書き込まれる。これによっ
て、前記チャンネルの下位８ビットのデータに「１」が
加算されたことになる。
データ出力）は、データバス７を経て積算メモリ１に
送られて、同じアドレスに書き込まれる。これによっ
て、前記チャンネルの下位８ビットのデータに「１」が
加算されたことになる。
【００１８】次に、前記アドレスビットを上位ブロッ
ク指定に切り換えることによって、上位ブロックが指定
され、積算メモリ１から対応する上位８ビットのデータ
がメモリデータ出力として読み出され、これが加算回
路４に入力される。
ク指定に切り換えることによって、上位ブロックが指定
され、積算メモリ１から対応する上位８ビットのデータ
がメモリデータ出力として読み出され、これが加算回
路４に入力される。
【００１９】そして、先程の下位ブロックの加算時にお
いてフリップフロップ８に記憶されているキャリーの有
無に対し、キャリーがあればフリップフロップ８から出
力が出力されて、これが前記読み出されたデータに対
して「１」が加えられ、その加算結果をラッチ回路５に
よってラッチした後、このラッチ回路５の出力は、デ
ータバス７を経て積算メモリ１に送られて、同じアドレ
スに書き込まれる。
いてフリップフロップ８に記憶されているキャリーの有
無に対し、キャリーがあればフリップフロップ８から出
力が出力されて、これが前記読み出されたデータに対
して「１」が加えられ、その加算結果をラッチ回路５に
よってラッチした後、このラッチ回路５の出力は、デ
ータバス７を経て積算メモリ１に送られて、同じアドレ
スに書き込まれる。
【００２０】上述の実施例に示すように、入力信号が発
生する毎に、データを８ビットずつ２回に分けて加算処
理することにより、16ビットのデータに「１」を加算し
たことになり、加算回路４やラッチ回路５は８ビット分
の構成で16ビットのデータを処理することができ、しか
も、積算メモリ１もデータＩ／Ｏが８ビットのＲＡＭ１
個で済むので、従来の16ビット構成時の約１／２程度の
回路素子を用いるだけでよい。
生する毎に、データを８ビットずつ２回に分けて加算処
理することにより、16ビットのデータに「１」を加算し
たことになり、加算回路４やラッチ回路５は８ビット分
の構成で16ビットのデータを処理することができ、しか
も、積算メモリ１もデータＩ／Ｏが８ビットのＲＡＭ１
個で済むので、従来の16ビット構成時の約１／２程度の
回路素子を用いるだけでよい。
【００２１】本発明は、上記実施例に限られるものでは
なく、カウント数が24ビットや32ビットのものにも同様
に適用することができ、例えばカウント数が24ビットの
場合、そのタイミングチャートは図３に示す通りであ
り、この場合、従来の24ビット構成時の約１／３程度の
回路素子を用いるだけでよい。
なく、カウント数が24ビットや32ビットのものにも同様
に適用することができ、例えばカウント数が24ビットの
場合、そのタイミングチャートは図３に示す通りであ
り、この場合、従来の24ビット構成時の約１／３程度の
回路素子を用いるだけでよい。
【００２２】
【発明の効果】以上説明したように、本発明のマルチチ
ャンネルアナライザにおいては、カウントすべきデータ
を複数のブロックに分割し、これら複数のブロックに分
割されたデータを、単一の加算回路を用いて順次直列的
に加算処理するようにしているので、使用する回路素子
が例えば１６ビット構成の場合には約１／２近くに、ま
た、２４ビット構成の場合には約１／３近くにそれぞれ
低減することができ、それだけ、回路構成が簡単になる
と共に、大幅なコストダウンが図れる。特に、積算メモ
リとして使用する素子がＲＡＭである場合、容量がいく
ら大きくても入出力データは最大８ビットであるため、
アドレス方向でいくら余裕があっても２〜３個必要であ
ったが、これが１個で済むといった利点がある。
ャンネルアナライザにおいては、カウントすべきデータ
を複数のブロックに分割し、これら複数のブロックに分
割されたデータを、単一の加算回路を用いて順次直列的
に加算処理するようにしているので、使用する回路素子
が例えば１６ビット構成の場合には約１／２近くに、ま
た、２４ビット構成の場合には約１／３近くにそれぞれ
低減することができ、それだけ、回路構成が簡単になる
と共に、大幅なコストダウンが図れる。特に、積算メモ
リとして使用する素子がＲＡＭである場合、容量がいく
ら大きくても入出力データは最大８ビットであるため、
アドレス方向でいくら余裕があっても２〜３個必要であ
ったが、これが１個で済むといった利点がある。
【図１】本発明の一実施例に係るマルチチャンネルアナ
ライザの回路構成を示すブロック図である。
ライザの回路構成を示すブロック図である。
【図２】前記マルチチャンネルアナライザの動作説明の
ためのタイミングチャートである。
ためのタイミングチャートである。
【図３】他の実施例に係るタイミングチャートである。
【図４】従来例を示すブロック図である。
１…積算メモリ、４…加算回路。
フロントページの続き (56)参考文献 特開 昭56−67777（ＪＰ，Ａ) 特開 昭57−101768（ＪＰ，Ａ) 特開 昭50−61962（ＪＰ，Ａ) 渡部弘之「コンピュータ設計技術（▲ ＩＩ▼）」（昭52−12−30）ＣＱ出版 Ｐ．238−258
Claims (1)
- 【請求項１】 入力された信号の大きさに対応するチャ
ンネルのデータに１を加算する機能と、それぞれのチャ
ンネルに対するデータを記憶する機能とを備えてなるマ
ルチチャンネルアナライザにおいて、カウントすべきデ
ータを複数のブロックに分割し、これら複数のブロック
に分割されたデータを、単一の加算回路を用いて順次直
列的に加算処理するようにしたことを特徴とするマルチ
チャンネルアナライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130631A JP3018332B2 (ja) | 1991-05-03 | 1991-05-03 | マルチチャンネルアナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130631A JP3018332B2 (ja) | 1991-05-03 | 1991-05-03 | マルチチャンネルアナライザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04332029A JPH04332029A (ja) | 1992-11-19 |
| JP3018332B2 true JP3018332B2 (ja) | 2000-03-13 |
Family
ID=15038868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3130631A Expired - Fee Related JP3018332B2 (ja) | 1991-05-03 | 1991-05-03 | マルチチャンネルアナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018332B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5061962A (ja) * | 1973-09-29 | 1975-05-27 | ||
| JPS6058836B2 (ja) * | 1979-11-09 | 1985-12-21 | 株式会社 日立メデイコ | 放射線計測装置 |
| JPS57101768A (en) * | 1980-12-16 | 1982-06-24 | Toshiba Corp | Data processor |
-
1991
- 1991-05-03 JP JP3130631A patent/JP3018332B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 渡部弘之「コンピュータ設計技術（▲ＩＩ▼）」（昭５２−１２−３０）ＣＱ出版 Ｐ．２３８−２５８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04332029A (ja) | 1992-11-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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