JP3018332B2 - マルチチャンネルアナライザ - Google Patents
マルチチャンネルアナライザInfo
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- JP3018332B2 JP3018332B2 JP3130631A JP13063191A JP3018332B2 JP 3018332 B2 JP3018332 B2 JP 3018332B2 JP 3130631 A JP3130631 A JP 3130631A JP 13063191 A JP13063191 A JP 13063191A JP 3018332 B2 JP3018332 B2 JP 3018332B2
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- Japan
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- data
- channel
- bits
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Description
【0001】
【産業上の利用分野】本発明は、マルチチャンネルアナ
ライザに関する。
ライザに関する。
【0002】
【従来の技術】マルチチャンネルアナライザは、入力さ
れた信号の大きさに対応するチャンネルのデータに1を
加算する機能と、それぞれのチャンネルに対するデータ
を記憶する機能とを備えてなるが、実際の回路構成とし
ては、各チャンネルの最大許容カウント数が16〜24ビッ
ト必要とする場合が多く、汎用のICやRAMにおける
データ入出力は多くても8ビット単位である。
れた信号の大きさに対応するチャンネルのデータに1を
加算する機能と、それぞれのチャンネルに対するデータ
を記憶する機能とを備えてなるが、実際の回路構成とし
ては、各チャンネルの最大許容カウント数が16〜24ビッ
ト必要とする場合が多く、汎用のICやRAMにおける
データ入出力は多くても8ビット単位である。
【0003】従って、例えばnビット(チャンネル)×
16ビット(カウント数)のマルチチャンネルアナライザ
は、従来、図4に示すように、nビット(チャンネル)
×8ビット(カウント数)のRAMを2段に積み上げて
構成されていた。
16ビット(カウント数)のマルチチャンネルアナライザ
は、従来、図4に示すように、nビット(チャンネル)
×8ビット(カウント数)のRAMを2段に積み上げて
構成されていた。
【0004】すなわち、前記図4において、41, 42はそ
れぞれアドレスがnビット、カウント数が8ビットのR
AMよりなる積算メモリで、積算メモリ42は積算メモリ
41に縦続するように配置されている。そして、積算メモ
リ41の入力側には、入力信号に対応したAD変換後のチ
ャンネル指定された信号aを入力するためのバッファ回
路43と、外部読み出し用チャンネル指定信号bを入力す
るためのバッファ回路44とが設けられている。
れぞれアドレスがnビット、カウント数が8ビットのR
AMよりなる積算メモリで、積算メモリ42は積算メモリ
41に縦続するように配置されている。そして、積算メモ
リ41の入力側には、入力信号に対応したAD変換後のチ
ャンネル指定された信号aを入力するためのバッファ回
路43と、外部読み出し用チャンネル指定信号bを入力す
るためのバッファ回路44とが設けられている。
【0005】また、各積算メモリ41, 42の出力側には、
それぞれ8ビットの加算回路45, 46、ラッチ回路47, 48
およびバッファ回路49, 50が設けられている。さらに、
51は積算メモリ41, 42の出力側とラッチ回路47, 48の出
力側との間を結合するデータバス、52は前記各素子を制
御するタイミングコントローラ、cは外部読み出しデー
タである。
それぞれ8ビットの加算回路45, 46、ラッチ回路47, 48
およびバッファ回路49, 50が設けられている。さらに、
51は積算メモリ41, 42の出力側とラッチ回路47, 48の出
力側との間を結合するデータバス、52は前記各素子を制
御するタイミングコントローラ、cは外部読み出しデー
タである。
【0006】
【発明が解決しようとする課題】しかしながら、上記従
来構成のnビット(チャンネル)×16ビット(カウン
ト数)のマルチチャンネルアナライザにおいては、nビ
ット(チャンネル)×8ビットのものに比べて、RA
M、加算回路、ラッチ回路など回路素子が2倍となり、
それだけ回路構成が複雑になると共に、コストアップと
なる。この傾向はカウント数が24ビットや32ビット
というように増加するに伴って増大する。
来構成のnビット(チャンネル)×16ビット(カウン
ト数)のマルチチャンネルアナライザにおいては、nビ
ット(チャンネル)×8ビットのものに比べて、RA
M、加算回路、ラッチ回路など回路素子が2倍となり、
それだけ回路構成が複雑になると共に、コストアップと
なる。この傾向はカウント数が24ビットや32ビット
というように増加するに伴って増大する。
【0007】本発明は、上述の事柄に留意してなされた
もので、その目的とするところは、カウント数が増大し
ても、回路素子の数を増大させる必要がない、簡易なマ
ルチチャンネルアナライザを提供することにある。
もので、その目的とするところは、カウント数が増大し
ても、回路素子の数を増大させる必要がない、簡易なマ
ルチチャンネルアナライザを提供することにある。
【0008】
【課題を解決するための手段】上記目的を達成するた
め、本発明においては、入力された信号の大きさに対応
するチャンネルのデータに1を加算する機能と、それぞ
れのチャンネルに対するデータを記憶する機能とを備え
てなるマルチチャンネルアナライザにおいて、カウント
すべきデータを複数のブロックに分割し、これら複数の
ブロックに分割されたデータを、単一の加算回路を用い
て順次直列的に加算処理するようにしている。
め、本発明においては、入力された信号の大きさに対応
するチャンネルのデータに1を加算する機能と、それぞ
れのチャンネルに対するデータを記憶する機能とを備え
てなるマルチチャンネルアナライザにおいて、カウント
すべきデータを複数のブロックに分割し、これら複数の
ブロックに分割されたデータを、単一の加算回路を用い
て順次直列的に加算処理するようにしている。
【0009】
【作用】上記構成のマルチチャンネルアナライザにおい
ては、例えばカウウト数が16ビットのデータを処理する
場合、このデータを2つに分割して上位8ビットデータ
と下位8ビットデータとし、これらの2つの8ビットデ
ータについてそれぞれ加算処理を行うことにより、つま
り、2回加算処理を行うことにより、16ビットデータに
それぞれ1を加える処理を行うのである。このようにす
れば、8ビットの構成で済み、回路素子の数を少なくで
きる。
ては、例えばカウウト数が16ビットのデータを処理する
場合、このデータを2つに分割して上位8ビットデータ
と下位8ビットデータとし、これらの2つの8ビットデ
ータについてそれぞれ加算処理を行うことにより、つま
り、2回加算処理を行うことにより、16ビットデータに
それぞれ1を加える処理を行うのである。このようにす
れば、8ビットの構成で済み、回路素子の数を少なくで
きる。
【0010】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。
説明する。
【0011】図1は、本発明に係るマルチチャンネルア
ナライザの構成例を示すもので、図示する例において
は、カウント数が16ビットのものを示している。すなわ
ち、各チャンネルに対応した16ビットのカウント数を2
ブロック(8ビット×2)に分け、積算メモリのアドレ
ス方向に1ビット加え、これにブロックの区別を割り付
けるようにしている。
ナライザの構成例を示すもので、図示する例において
は、カウント数が16ビットのものを示している。すなわ
ち、各チャンネルに対応した16ビットのカウント数を2
ブロック(8ビット×2)に分け、積算メモリのアドレ
ス方向に1ビット加え、これにブロックの区別を割り付
けるようにしている。
【0012】より具体的に説明すると、前記図1におい
て、1は必要なチャンネルnビットに1ビットを加えた
(n+1)ビットの各アドレスに対し、8ビットのデー
タ入出力機能を備えたRAMよりなる積算メモリで、そ
の入力側には、入力信号に対応したAD変換後のチャン
ネル指定された信号aを入力するためのバッファ回路2
と、外部読み出し用チャンネル指定信号bを入力するた
めのバッファ回路3とが設けられている。
て、1は必要なチャンネルnビットに1ビットを加えた
(n+1)ビットの各アドレスに対し、8ビットのデー
タ入出力機能を備えたRAMよりなる積算メモリで、そ
の入力側には、入力信号に対応したAD変換後のチャン
ネル指定された信号aを入力するためのバッファ回路2
と、外部読み出し用チャンネル指定信号bを入力するた
めのバッファ回路3とが設けられている。
【0013】そして、前記積算メモリ1の出力側には、
それぞれ8ビットの加算回路4、ラッチ回路5およびバ
ッファ回路6が設けられている。また、積算メモリ1の
出力側とラッチ回路5の出力側との間は、データバス7
によって結合されている。さらに、8は加算回路4のC
O(Carry Out)端子とCI(Carry In )端子との間
に設けられる一時的な記憶を行うフリップフロップ、9
は前記各素子を制御するタイミングコントローラであ
り、cは外部読み出しデータである。
それぞれ8ビットの加算回路4、ラッチ回路5およびバ
ッファ回路6が設けられている。また、積算メモリ1の
出力側とラッチ回路5の出力側との間は、データバス7
によって結合されている。さらに、8は加算回路4のC
O(Carry Out)端子とCI(Carry In )端子との間
に設けられる一時的な記憶を行うフリップフロップ、9
は前記各素子を制御するタイミングコントローラであ
り、cは外部読み出しデータである。
【0014】次に、上記構成のマルチチャンネルアナラ
イザの動作を、図2に示したタイミングチャートをも参
照しながら説明する。なお、以下の説明に出てくる番号
〜は、図1および図2に示した番号と対応してい
る。
イザの動作を、図2に示したタイミングチャートをも参
照しながら説明する。なお、以下の説明に出てくる番号
〜は、図1および図2に示した番号と対応してい
る。
【0015】今、入力信号が発生すると、その信号の大
きさに対応したあるチャンネル(積算メモリ1のアドレ
ス)がチャンネル対応アドレスによって指定され、ア
ドレスビットによって、2ブロックに分けた8ビット
毎のカウントデータのうち、先ず下位ブロックが指定さ
れ、積算メモリ1から対応する下位8ビットのデータが
メモリデータ出力として読み出され、これが加算回路
4に入力される。
きさに対応したあるチャンネル(積算メモリ1のアドレ
ス)がチャンネル対応アドレスによって指定され、ア
ドレスビットによって、2ブロックに分けた8ビット
毎のカウントデータのうち、先ず下位ブロックが指定さ
れ、積算メモリ1から対応する下位8ビットのデータが
メモリデータ出力として読み出され、これが加算回路
4に入力される。
【0016】ここで、タイミングコントローラ9から
「1」が出力され、これが加算回路4のCI端子に入
力され、前記読み出された下位8ビットのデータに
「1」が加算され、その加算結果がラッチ回路5によっ
てラッチされる。このとき、キャリー(桁上げ)があれ
ば、フリップフロップ8をセットし、これに一時的に記
憶される。
「1」が出力され、これが加算回路4のCI端子に入
力され、前記読み出された下位8ビットのデータに
「1」が加算され、その加算結果がラッチ回路5によっ
てラッチされる。このとき、キャリー(桁上げ)があれ
ば、フリップフロップ8をセットし、これに一時的に記
憶される。
【0017】そして、前記ラッチ回路5の出力(ラッチ
データ出力)は、データバス7を経て積算メモリ1に
送られて、同じアドレスに書き込まれる。これによっ
て、前記チャンネルの下位8ビットのデータに「1」が
加算されたことになる。
データ出力)は、データバス7を経て積算メモリ1に
送られて、同じアドレスに書き込まれる。これによっ
て、前記チャンネルの下位8ビットのデータに「1」が
加算されたことになる。
【0018】次に、前記アドレスビットを上位ブロッ
ク指定に切り換えることによって、上位ブロックが指定
され、積算メモリ1から対応する上位8ビットのデータ
がメモリデータ出力として読み出され、これが加算回
路4に入力される。
ク指定に切り換えることによって、上位ブロックが指定
され、積算メモリ1から対応する上位8ビットのデータ
がメモリデータ出力として読み出され、これが加算回
路4に入力される。
【0019】そして、先程の下位ブロックの加算時にお
いてフリップフロップ8に記憶されているキャリーの有
無に対し、キャリーがあればフリップフロップ8から出
力が出力されて、これが前記読み出されたデータに対
して「1」が加えられ、その加算結果をラッチ回路5に
よってラッチした後、このラッチ回路5の出力は、デ
ータバス7を経て積算メモリ1に送られて、同じアドレ
スに書き込まれる。
いてフリップフロップ8に記憶されているキャリーの有
無に対し、キャリーがあればフリップフロップ8から出
力が出力されて、これが前記読み出されたデータに対
して「1」が加えられ、その加算結果をラッチ回路5に
よってラッチした後、このラッチ回路5の出力は、デ
ータバス7を経て積算メモリ1に送られて、同じアドレ
スに書き込まれる。
【0020】上述の実施例に示すように、入力信号が発
生する毎に、データを8ビットずつ2回に分けて加算処
理することにより、16ビットのデータに「1」を加算し
たことになり、加算回路4やラッチ回路5は8ビット分
の構成で16ビットのデータを処理することができ、しか
も、積算メモリ1もデータI/Oが8ビットのRAM1
個で済むので、従来の16ビット構成時の約1/2程度の
回路素子を用いるだけでよい。
生する毎に、データを8ビットずつ2回に分けて加算処
理することにより、16ビットのデータに「1」を加算し
たことになり、加算回路4やラッチ回路5は8ビット分
の構成で16ビットのデータを処理することができ、しか
も、積算メモリ1もデータI/Oが8ビットのRAM1
個で済むので、従来の16ビット構成時の約1/2程度の
回路素子を用いるだけでよい。
【0021】本発明は、上記実施例に限られるものでは
なく、カウント数が24ビットや32ビットのものにも同様
に適用することができ、例えばカウント数が24ビットの
場合、そのタイミングチャートは図3に示す通りであ
り、この場合、従来の24ビット構成時の約1/3程度の
回路素子を用いるだけでよい。
なく、カウント数が24ビットや32ビットのものにも同様
に適用することができ、例えばカウント数が24ビットの
場合、そのタイミングチャートは図3に示す通りであ
り、この場合、従来の24ビット構成時の約1/3程度の
回路素子を用いるだけでよい。
【0022】
【発明の効果】以上説明したように、本発明のマルチチ
ャンネルアナライザにおいては、カウントすべきデータ
を複数のブロックに分割し、これら複数のブロックに分
割されたデータを、単一の加算回路を用いて順次直列的
に加算処理するようにしているので、使用する回路素子
が例えば16ビット構成の場合には約1/2近くに、ま
た、24ビット構成の場合には約1/3近くにそれぞれ
低減することができ、それだけ、回路構成が簡単になる
と共に、大幅なコストダウンが図れる。特に、積算メモ
リとして使用する素子がRAMである場合、容量がいく
ら大きくても入出力データは最大8ビットであるため、
アドレス方向でいくら余裕があっても2〜3個必要であ
ったが、これが1個で済むといった利点がある。
ャンネルアナライザにおいては、カウントすべきデータ
を複数のブロックに分割し、これら複数のブロックに分
割されたデータを、単一の加算回路を用いて順次直列的
に加算処理するようにしているので、使用する回路素子
が例えば16ビット構成の場合には約1/2近くに、ま
た、24ビット構成の場合には約1/3近くにそれぞれ
低減することができ、それだけ、回路構成が簡単になる
と共に、大幅なコストダウンが図れる。特に、積算メモ
リとして使用する素子がRAMである場合、容量がいく
ら大きくても入出力データは最大8ビットであるため、
アドレス方向でいくら余裕があっても2〜3個必要であ
ったが、これが1個で済むといった利点がある。
【図1】本発明の一実施例に係るマルチチャンネルアナ
ライザの回路構成を示すブロック図である。
ライザの回路構成を示すブロック図である。
【図2】前記マルチチャンネルアナライザの動作説明の
ためのタイミングチャートである。
ためのタイミングチャートである。
【図3】他の実施例に係るタイミングチャートである。
【図4】従来例を示すブロック図である。
1…積算メモリ、4…加算回路。
フロントページの続き (56)参考文献 特開 昭56−67777(JP,A) 特開 昭57−101768(JP,A) 特開 昭50−61962(JP,A) 渡部弘之「コンピュータ設計技術(▲ II▼)」(昭52−12−30)CQ出版 P.238−258
Claims (1)
- 【請求項1】 入力された信号の大きさに対応するチャ
ンネルのデータに1を加算する機能と、それぞれのチャ
ンネルに対するデータを記憶する機能とを備えてなるマ
ルチチャンネルアナライザにおいて、カウントすべきデ
ータを複数のブロックに分割し、これら複数のブロック
に分割されたデータを、単一の加算回路を用いて順次直
列的に加算処理するようにしたことを特徴とするマルチ
チャンネルアナライザ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3130631A JP3018332B2 (ja) | 1991-05-03 | 1991-05-03 | マルチチャンネルアナライザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3130631A JP3018332B2 (ja) | 1991-05-03 | 1991-05-03 | マルチチャンネルアナライザ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04332029A JPH04332029A (ja) | 1992-11-19 |
JP3018332B2 true JP3018332B2 (ja) | 2000-03-13 |
Family
ID=15038868
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3130631A Expired - Fee Related JP3018332B2 (ja) | 1991-05-03 | 1991-05-03 | マルチチャンネルアナライザ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3018332B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5061962A (ja) * | 1973-09-29 | 1975-05-27 | ||
JPS6058836B2 (ja) * | 1979-11-09 | 1985-12-21 | 株式会社 日立メデイコ | 放射線計測装置 |
JPS57101768A (en) * | 1980-12-16 | 1982-06-24 | Toshiba Corp | Data processor |
-
1991
- 1991-05-03 JP JP3130631A patent/JP3018332B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
Title |
---|
渡部弘之「コンピュータ設計技術(▲II▼)」(昭52−12−30)CQ出版 P.238−258 |
Also Published As
Publication number | Publication date |
---|---|
JPH04332029A (ja) | 1992-11-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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LAPS | Cancellation because of no payment of annual fees |