JP2994644B2 - Electrode formation method - Google Patents
Electrode formation methodInfo
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Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は電極の形成方法、特に薄いレジスト層でエッ
チングできる電極の形成方法に関する。
(ロ)従来の技術
従来の電極の形成方法を第2図Aおよび第2図Bを参
照して詳述する。
先ず第2図Aに示す如く、半導体基板(11)の表面を
被覆する酸化膜(12)上にアルミニウムをスパッタして
付着した金属配線層(13)とその上にパターンニングさ
れたレジスト層(14)を付着する。
本工程において、半導体基板(11)表面には既にMOS
トランジスタ、抵抗等の所望の回路素子が形成され、そ
の表面をシリコン酸化膜(12)で保護している。金属配
線層(13)は基板(11)全面に約8000Åの厚みにシリコ
ンを含んだアルミニウムをスパッタして付着している。
レジスト層(14)は金属配線層(13)を所望のパターン
にエッチングするためのマスクとして用いられ、金属配
線層(13)のエッチング中にマスクとして働くために約
2μm〜2.5μmと厚く付着される。
次に第2図Bに示す如く、レジスト層(14)をマスク
として金属配線層(13)を異方性エッチングして所望の
パターンの配線を形成している。
本工程では、エッチングガスとしてSiCl4/Cl2を用い
て反応性イオンエッチング(RIE)を行い、レジスト層
(14)で被覆されていない金属配線層(13)をエッチン
グ除去している。
なお、斯上した従来技術としては特開昭59−100537号
公報(H01L21/302)が知られている。
(ハ)発明が解決しようとする問題点
しかしながら、斯上した従来の電極の形成方法では、
レジスト層(14)とアルミニウム等の金属配線層(13)
とのエッチング選択比が1:3と悪く、レジスト層(14)
をマスクとするために約2〜2.5μmと厚く付着しない
とレジスト層(14)もエッチングされるのでマスクとし
ての働きを発揮できない。このために厚いレジスト層
(14)を用いると、レジスト層(14)の解像度が悪化し
て微細パターンを有する金属配線層(13)の形成でき難
い問題点があった。またレジスト層(14)もエッチング
されるために金属配線層(13)はレジスト層(14)より
更に細くなる問題点もあった。更にコンタクト孔上の金
属配線層(13)をエッチングする場合はこの線幅の細り
によって基板(11)もエッチングされてコンタクト不良
となる問題点もあった。
(ニ)問題点を解決するための手段
本発明は斯上した種々の問題点に鑑みてなされ、電極
配線層上をエッチング選択比の大きい絶縁膜で被覆する
ことにより、従来の問題点を大幅に改善した電極の形成
方法を実現するものである。
(ホ)作 用
本発明に依れば、アルミニウム等の電極配層上をシリ
コン酸化膜あるいはボロンリンガラス層等の絶縁膜で被
覆し、この絶縁膜と電極配線層とのエッチング選択比の
大きいことを利用して良好なエッチングを実現し且つレ
ジスト層の膜厚も十分に薄くして高解像度を得ている。
(ヘ)実施例
本発明による電極の形成方法を第1図A乃至第1図C
を参照して詳述する。
先ず第1図Aに示す如く、半導体基板(1)表面を被
覆する酸化膜(2)上にアルミニウムをスパッタして付
着した金属配線層(3)と、金属配線層(3)上を被覆
するアルミニウムとエッチング選択比の大きい絶縁膜
(4)と、絶縁膜(4)上に付着されたパターンニング
されたレジスト層(5)とを順次積層する。
本工程において、半導体基板(1)表面には既にMOS
トランジスタ、抵抗等の所望の回路素子が形成されてお
り、その表面をシリコン酸化膜(2)で被覆し保護して
いる。金属配線層(3)は基板(1)上のシリコン酸化
膜(2)全面に約8000Åの厚みにシリコンを含んだアル
ミニウムをスパッタして付着している。金属配線層
(3)上には本発明の特徴とする絶縁膜(4)が付着さ
れている。絶縁膜(4)はアルミニウムとのエッチング
選択比の大きい材料を用い、例えばシリコン酸化膜、ボ
ロンリンガラス層等を用い、減圧CVD法により約800Å厚
みに付着している。レジスト層(5)は絶縁膜(4)上
に所望の形状のパターンニングされて付着され、その膜
厚は約1μmと薄くなっている。このレジスト層(5)
は絶縁膜(4)および金属配線層(3)のエッチング時
のマスクとして働く。
次に第1図Bに示す如く、レジスト層(5)をマスク
として絶縁膜(4)をドライエッチングしている。
本工程では、反応ガスとしてCHF3/O2を用いて反応性
イオンエッチングを行い、絶縁膜(4)を所望をパター
ンにエッチングする。このエッチング中、レジスト層
(5)と絶縁膜(4)のエッチング選択比は1:20であ
り、絶縁膜(4)を高解像力でエッチングできる。
更に第1図Cに示す如く、レジスト層(5)および絶
縁膜(4)をマスクとして金属配線層(3)をエッチン
グしている。
本工程は本発明の特徴とする工程であり、レジスト層
(5)と絶縁膜(4)の両者をマスクとして用いること
により、レジスト層(5)と電極配線層(3)とのエッ
チング選択不意の悪さをカバーしている。即ち、本工程
では反応ガスとしてSiCl4/Cl2を用い、反応性イオンエ
ッチングを行っている。このエッチングにおいて、レジ
スト層(5)とアルミニウムとのエッチング選択比は1:
3と悪いが、絶縁膜(4)例えば、シリコン酸化膜ある
いはボロンリンガラス層とアルミニウムとのエッチング
選択比は1:7であり、レジスト層(5)がエッチングさ
れても絶縁膜(4)がマスクとして働き、電極配線層
(3)を所望のパターンにドライエッチングをする。然
る後、残存したレジスト層(5)除去して次工程に進
む。
(ト)発明の効果
本発明によれば、絶縁膜(4)はレジスト層(5)よ
りもエッチング選択比が良いので絶縁膜(4)を金属配
線層(3)のマスクとして利用できる。このためにレジ
スト層(5)を従来の膜厚の半分以下に薄くでき、レジ
スト層(5)の解像度を大幅に上昇できて微細パターン
の金属配線層(3)を実現できる利点を有する。
またエッチング中にレジスト層(5)もエッチングさ
れるので、レジスト層(5)の後退によるエッチング変
換差がなく、最初のレジスト層(5)のパターンと略同
一の金属配線層(3)を実現できる利点を有する。
更にコンタクト孔上の金属配線層(3)をエッチング
する場合もこの線幅の細りを絶縁膜(4)で保護するの
で、基板(1)までエッチングしてコンタクト不良とな
ることも無くなる。The present invention relates to a method for forming an electrode, and more particularly to a method for forming an electrode which can be etched with a thin resist layer. (B) Conventional technology A conventional method for forming an electrode will be described in detail with reference to FIGS. 2A and 2B. First, as shown in FIG. 2A, a metal wiring layer (13) formed by sputtering aluminum on an oxide film (12) covering the surface of a semiconductor substrate (11), and a patterned resist layer ( 14) Adhere. In this step, the surface of the semiconductor substrate (11) is already MOS
Desired circuit elements such as transistors and resistors are formed, and the surface is protected by a silicon oxide film (12). The metal wiring layer (13) is formed by sputtering aluminum containing silicon to a thickness of about 8000 mm over the entire surface of the substrate (11).
The resist layer (14) is used as a mask for etching the metal wiring layer (13) into a desired pattern. The resist layer (14) is thickly attached to a thickness of about 2 μm to 2.5 μm to serve as a mask during the etching of the metal wiring layer (13). You. Next, as shown in FIG. 2B, the metal wiring layer (13) is anisotropically etched using the resist layer (14) as a mask to form a wiring having a desired pattern. In this step, reactive ion etching (RIE) is performed using SiCl 4 / Cl 2 as an etching gas to etch away the metal wiring layer (13) not covered with the resist layer (14). In addition, as such a prior art, Japanese Patent Application Laid-Open No. 59-100377 (H01L21 / 302) is known. (C) Problems to be solved by the invention However, in the above-described conventional method for forming an electrode,
Resist layer (14) and metal wiring layer such as aluminum (13)
Poor etching selectivity of 1: 3, resist layer (14)
If the resist layer (14) is not attached as thick as about 2 to 2.5 .mu.m in order to use as a mask, the resist layer (14) is also etched, so that it cannot function as a mask. Therefore, when the thick resist layer (14) is used, there is a problem that the resolution of the resist layer (14) is deteriorated and it is difficult to form the metal wiring layer (13) having a fine pattern. Further, since the resist layer (14) is also etched, there is a problem that the metal wiring layer (13) becomes thinner than the resist layer (14). Further, when the metal wiring layer (13) on the contact hole is etched, there is a problem that the substrate (11) is also etched due to the thinning of the line width, resulting in a contact failure. (D) Means for Solving the Problems The present invention has been made in view of the above-mentioned various problems, and greatly reduces the conventional problems by covering the electrode wiring layer with an insulating film having a high etching selectivity. Thus, an improved method for forming an electrode is realized. (E) Operation According to the present invention, the electrode layer such as aluminum is coated with an insulating film such as a silicon oxide film or a boron phosphorus glass layer, and the etching selectivity between the insulating film and the electrode wiring layer is large. Utilizing this fact, good etching is realized and the thickness of the resist layer is made sufficiently thin to obtain high resolution. (F) Example The method for forming an electrode according to the present invention will be described with reference to FIGS. 1A to 1C.
It will be described in detail with reference to FIG. First, as shown in FIG. 1A, a metal wiring layer (3) formed by sputtering aluminum on an oxide film (2) covering the surface of a semiconductor substrate (1), and a metal wiring layer (3) are coated. An insulating film (4) having a high etching selectivity with aluminum and a patterned resist layer (5) attached on the insulating film (4) are sequentially laminated. In this step, the surface of the semiconductor substrate (1) is already MOS
Desired circuit elements such as transistors and resistors are formed, and the surfaces thereof are covered and protected by a silicon oxide film (2). The metal wiring layer (3) is formed by sputtering aluminum containing silicon to a thickness of about 8000 ° on the entire surface of the silicon oxide film (2) on the substrate (1). On the metal wiring layer (3), an insulating film (4) characteristic of the present invention is attached. The insulating film (4) is made of a material having a high etching selectivity with aluminum, for example, a silicon oxide film, a boron phosphorus glass layer, or the like, and is attached to a thickness of about 800 mm by a low pressure CVD method. The resist layer (5) is patterned and attached in a desired shape on the insulating film (4), and its thickness is as thin as about 1 μm. This resist layer (5)
Functions as a mask when etching the insulating film (4) and the metal wiring layer (3). Next, as shown in FIG. 1B, the insulating film (4) is dry-etched using the resist layer (5) as a mask. In this step, reactive ion etching is performed using CHF 3 / O 2 as a reaction gas to etch the insulating film (4) into a desired pattern. During this etching, the etching selectivity between the resist layer (5) and the insulating film (4) is 1:20, and the insulating film (4) can be etched with high resolution. Further, as shown in FIG. 1C, the metal wiring layer (3) is etched using the resist layer (5) and the insulating film (4) as a mask. This step is a characteristic step of the present invention. By using both the resist layer (5) and the insulating film (4) as a mask, the etching selection between the resist layer (5) and the electrode wiring layer (3) is unexpectedly performed. The badness is covered. That is, in this step, reactive ion etching is performed using SiCl 4 / Cl 2 as a reaction gas. In this etching, the etching selectivity between the resist layer (5) and aluminum is 1:
Although it is bad as 3, the etching selectivity of the insulating film (4), for example, silicon oxide film or boron phosphorus glass layer to aluminum is 1: 7, and even if the resist layer (5) is etched, the insulating film (4) is formed. Acting as a mask, the electrode wiring layer (3) is dry-etched into a desired pattern. After that, the remaining resist layer (5) is removed and the process proceeds to the next step. (G) Effects of the Invention According to the present invention, the insulating film (4) has a better etching selectivity than the resist layer (5), so that the insulating film (4) can be used as a mask for the metal wiring layer (3). Therefore, there is an advantage that the resist layer (5) can be thinned to half or less of the conventional film thickness, the resolution of the resist layer (5) can be greatly increased, and the metal wiring layer (3) having a fine pattern can be realized. Further, since the resist layer (5) is also etched during the etching, there is no etching conversion difference due to the receding of the resist layer (5), and the metal wiring layer (3) which is substantially the same as the pattern of the first resist layer (5) is realized. Have the advantages that can be. Further, when the metal wiring layer (3) on the contact hole is etched, the thinning of the line width is protected by the insulating film (4).
【図面の簡単な説明】
第1図A乃至第1図Cは本発明による電極の形成方法を
説明する断面図、第2図Aおよび第2図Bは従来の電極
の形成方法を説明する断面図である。
(1)は半導体基板、(2)はシリコン酸化膜、(3)
は金属配線層、(4)は絶縁膜、(5)レジスト層であ
る。BRIEF DESCRIPTION OF THE DRAWINGS FIGS. 1A to 1C are cross-sectional views illustrating a method of forming an electrode according to the present invention, and FIGS. 2A and 2B are cross-sectional views illustrating a conventional method of forming an electrode. FIG. (1) is a semiconductor substrate, (2) is a silicon oxide film, (3)
Is a metal wiring layer, (4) is an insulating film, and (5) is a resist layer.
Claims (1)
スト層を形成した後にこのレジスト層をマスクにパター
ニングして電極を形成する電極の形成方法において、 前記金属配線層上と金属とのエッチング選択比の大きい
ボロンキンガラス層を付着する工程と、 前記ボロンリンガラス層上に所望のパターンをしたレジ
スト層をこのボロンリンガラス層と同程度の膜厚で被覆
する工程と、 前記レジスト層をマスクとして前記ボロンリンガラス層
をドライエッチングする工程と、 前記レジスト層および前記ボロンリンガラス層をマスク
として前記金属配線層をドライエッチングする工程とを
有することを特徴とする電極の形成方法。(57) [Claims] A method for forming an electrode, comprising forming a resist layer on a metal wiring layer made of a metal such as aluminum and then patterning the resist layer as a mask to form an electrode, wherein the etching selectivity between the metal wiring layer and the metal is large. A step of adhering a boron-kin glass layer; a step of coating a resist layer having a desired pattern on the boron-phosphorus glass layer with a thickness similar to that of the boron-phosphorus glass layer; A method for forming an electrode, comprising: a step of dry-etching a phosphorus glass layer; and a step of dry-etching the metal wiring layer using the resist layer and the boron-phosphorus glass layer as a mask.
Priority Applications (1)
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- 1987-08-04 JP JP62194879A patent/JP2994644B2/en not_active Expired - Lifetime
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