JP2989342B2 - 同期回路 - Google Patents
同期回路Info
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- JP2989342B2 JP2989342B2 JP3273882A JP27388291A JP2989342B2 JP 2989342 B2 JP2989342 B2 JP 2989342B2 JP 3273882 A JP3273882 A JP 3273882A JP 27388291 A JP27388291 A JP 27388291A JP 2989342 B2 JP2989342 B2 JP 2989342B2
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- JP
- Japan
- Prior art keywords
- signal
- input
- circuit
- output signal
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- Expired - Fee Related
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、同期回路に係り、たと
えばディジタル・ストレージ・オシロスコープに具備さ
れる同期回路に関する。
えばディジタル・ストレージ・オシロスコープに具備さ
れる同期回路に関する。
【０００２】
【従来の技術】ディジタル・ストレージ・オシロスコー
プに具備される同期回路としては、たとえばパルス群か
らなる入力信号のうち、リセット信号入力後最初の入力
信号で同期をとった出力信号を次に入力されるリセット
信号までの間出力させ、この出力信号をディジタル化さ
れた前記入力信号のメモリへの格納のための書込みスタ
ート信号として用いたものが知られている。
プに具備される同期回路としては、たとえばパルス群か
らなる入力信号のうち、リセット信号入力後最初の入力
信号で同期をとった出力信号を次に入力されるリセット
信号までの間出力させ、この出力信号をディジタル化さ
れた前記入力信号のメモリへの格納のための書込みスタ
ート信号として用いたものが知られている。
【０００３】具体的には、図５に示すように前記同期回
路はフリップ・フロップ自体から構成されている。すな
わち、フリップ・フロップＡ３のＣＫ端子には入力信号
１が入力され、Ｒ端子にはリセット信号５が入力される
ようになっている。そして、Ｑ端子からはメモリ格納の
ための書込みスタート信号となる出力信号６が出力され
るようになっている。
路はフリップ・フロップ自体から構成されている。すな
わち、フリップ・フロップＡ３のＣＫ端子には入力信号
１が入力され、Ｒ端子にはリセット信号５が入力される
ようになっている。そして、Ｑ端子からはメモリ格納の
ための書込みスタート信号となる出力信号６が出力され
るようになっている。
【０００４】この場合のタイムチャートは、図６に示す
ようになっている。図中、（ａ）は前記入力信号１を、
（ｂ）はリセット信号５を、（ｃ）は出力信号６を表し
ている。
ようになっている。図中、（ａ）は前記入力信号１を、
（ｂ）はリセット信号５を、（ｃ）は出力信号６を表し
ている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ようにして構成された同期回路は、その出力信号にいわ
ゆるジッタと称するゆらぎが生じることが問題点として
残されていた。
ようにして構成された同期回路は、その出力信号にいわ
ゆるジッタと称するゆらぎが生じることが問題点として
残されていた。
【０００６】すなわち、このような問題は、入力信号と
リセット信号が非同期であるため、該入力信号とリセッ
ト信号とが非常に近いタイミングで入力される場合が往
々にしてあり得る。
リセット信号が非同期であるため、該入力信号とリセッ
ト信号とが非常に近いタイミングで入力される場合が往
々にしてあり得る。
【０００７】図７に示すように、リセット信号５の立ち
下がりの時点から入力信号１の立上りの時点までの時間
は、通常リムーバルタイム７と称されるが、この時間が
各デバイス毎に定められた最小値よりも小さい場合、入
力信号１から出力信号６までのディレイタイムが変動
し、いわゆるジッタが生じることになる。
下がりの時点から入力信号１の立上りの時点までの時間
は、通常リムーバルタイム７と称されるが、この時間が
各デバイス毎に定められた最小値よりも小さい場合、入
力信号１から出力信号６までのディレイタイムが変動
し、いわゆるジッタが生じることになる。
【０００８】それ故、本発明は、このような事情に基づ
いてなされたものであり、その目的とするところのもの
は、入力信号から出力信号までのディレイタイムが変動
することのない同期回路を提供するものである。
いてなされたものであり、その目的とするところのもの
は、入力信号から出力信号までのディレイタイムが変動
することのない同期回路を提供するものである。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、基本的には、リセット信号入力後
最初の入力信号で反転し次のリセット信号入力まで維持
される出力信号を送出する第１の回路と、前記入力信号
を入力させるディレイ回路と、前記第１の回路の出力信
号をリセット信号としこのリセット信号の入力後前記デ
ィレイ回路からの最初の入力信号で反転し次のリセット
信号入力まで維持される出力信号を送出する第２の回路
とを備えることを特徴とするものである。
るために、本発明は、基本的には、リセット信号入力後
最初の入力信号で反転し次のリセット信号入力まで維持
される出力信号を送出する第１の回路と、前記入力信号
を入力させるディレイ回路と、前記第１の回路の出力信
号をリセット信号としこのリセット信号の入力後前記デ
ィレイ回路からの最初の入力信号で反転し次のリセット
信号入力まで維持される出力信号を送出する第２の回路
とを備えることを特徴とするものである。
【００１０】
【作用】このように構成した同期回路において、第２の
回路への入力信号は、ディレイ回路を介することによ
り、第１の回路への入力信号に対して一定の遅延時間を
もって同期するようになる。
回路への入力信号は、ディレイ回路を介することによ
り、第１の回路への入力信号に対して一定の遅延時間を
もって同期するようになる。
【００１１】この遅延時間が第１の回路の出力のいわゆ
るジッタに対して充分大きいことから、第２の回路の入
力信号とリセット信号である第１の回路からの出力信号
との各入力のタイミングが近過ぎるようなことはなくな
る。
るジッタに対して充分大きいことから、第２の回路の入
力信号とリセット信号である第１の回路からの出力信号
との各入力のタイミングが近過ぎるようなことはなくな
る。
【００１２】したがって、入力信号から出力信号までの
ディレイタイムが変動するようなことはなくなる。
ディレイタイムが変動するようなことはなくなる。
【００１３】
【実施例】図３は、本発明による同期回路が適用される
ディジタル・ストレージ・オシロスコープの一実施例を
示した概略構成図である。
ディジタル・ストレージ・オシロスコープの一実施例を
示した概略構成図である。
【００１４】同図において、信号がトリガ信号発生回路
３０に入力され、このトリガ信号発生回路３０によって
波形整形がなされるようになっている。なお、このトリ
ガ信号発生回路３０は比較器３０Ａから構成され、この
比較器３０Ａの他の入力端子にはトリガレベルの基準電
圧（Ｒｅｆ）が印加されるようになっている。
３０に入力され、このトリガ信号発生回路３０によって
波形整形がなされるようになっている。なお、このトリ
ガ信号発生回路３０は比較器３０Ａから構成され、この
比較器３０Ａの他の入力端子にはトリガレベルの基準電
圧（Ｒｅｆ）が印加されるようになっている。
【００１５】トリガ信号発生回路３０からの出力は同期
回路３１に入力され、この同期回路３１は、リセット信
号５の入力によって、その後最初に入力される入力信号
１に同期した出力信号６が書込みスタート信号としてメ
モリ３２に入力されるようになっている。
回路３１に入力され、この同期回路３１は、リセット信
号５の入力によって、その後最初に入力される入力信号
１に同期した出力信号６が書込みスタート信号としてメ
モリ３２に入力されるようになっている。
【００１６】そして、一方、前記信号は、トリガ信号発
生回路３０に入力されるのとは別個に、Ａ／Ｄ変換器３
３を介して前記メモリ３２に入力され、前記書込みスタ
ート信号（出力信号６）の発生期間中ディジタル変換さ
れた信号は該メモリ３２に記憶されるようになってい
る。
生回路３０に入力されるのとは別個に、Ａ／Ｄ変換器３
３を介して前記メモリ３２に入力され、前記書込みスタ
ート信号（出力信号６）の発生期間中ディジタル変換さ
れた信号は該メモリ３２に記憶されるようになってい
る。
【００１７】そして、一定時間における書込みスタート
信号（出力信号６）が送出された後は該メモリ３２は同
期回路３１側にリセット信号５を送出させるようになっ
ている。
信号（出力信号６）が送出された後は該メモリ３２は同
期回路３１側にリセット信号５を送出させるようになっ
ている。
【００１８】そして、このようにして該メモリ３２に格
納された信号はＣＲＴ３４によってその波形表示がなさ
れるようになっている。
納された信号はＣＲＴ３４によってその波形表示がなさ
れるようになっている。
【００１９】図１は、上述した同期回路の一実施例を示
すブロック構成図である。
すブロック構成図である。
【００２０】同図において、前記トリガ信号発生回路３
０からの出力信号は、フリップ・フロップＡ３のＣＫ端
子に入力されるようになっている。
０からの出力信号は、フリップ・フロップＡ３のＣＫ端
子に入力されるようになっている。
【００２１】そして、このフリップ・フロップＡ３のＲ
端子には前記メモリ３２から送出されるリセット信号が
入力されるととともに、バーＱ端子からの出力信号は後
述するフリップ・フロップＢ４のＲ端子に入力されるよ
うになっている。
端子には前記メモリ３２から送出されるリセット信号が
入力されるととともに、バーＱ端子からの出力信号は後
述するフリップ・フロップＢ４のＲ端子に入力されるよ
うになっている。
【００２２】一方、トリガ信号発生回路３０からの出力
信号は、ディレイ回路２に入力されるようになってお
り、このディレイ回路２の出力信号はフリップ・フロッ
プＢ４のＣＫ端子に入力されるようになっている。
信号は、ディレイ回路２に入力されるようになってお
り、このディレイ回路２の出力信号はフリップ・フロッ
プＢ４のＣＫ端子に入力されるようになっている。
【００２３】そして、このフリップ・フロップＢ４のＱ
端子からの出力信号６は書込みスタート信号としてメモ
リ３２に入力されるようになっている。
端子からの出力信号６は書込みスタート信号としてメモ
リ３２に入力されるようになっている。
【００２４】次に、図１に示した同期回路の動作を図２
のタイムチャートを用いて説明する。
のタイムチャートを用いて説明する。
【００２５】入力信号１は、分岐され、その一つはフリ
ップ・フロップＡ３のＣＫ端子に入力され、他はディレ
イ回路２を介してフリップ・フロップＢ４のＣＫ端子に
入力される。フリップ・フロップＡ３において、その入
力信号が立ち上がったことにより、Ｑバー端子からの出
力信号は立ち下がることになる。
ップ・フロップＡ３のＣＫ端子に入力され、他はディレ
イ回路２を介してフリップ・フロップＢ４のＣＫ端子に
入力される。フリップ・フロップＡ３において、その入
力信号が立ち上がったことにより、Ｑバー端子からの出
力信号は立ち下がることになる。
【００２６】この出力信号はそのままフリップ・フロッ
プＢ４のＲ端子に入力されることから、該フリップ・フ
ロップＢ４のリセット状態が解除され、そのＣＫ端子か
らの入力を受け付ける状態となる。
プＢ４のＲ端子に入力されることから、該フリップ・フ
ロップＢ４のリセット状態が解除され、そのＣＫ端子か
らの入力を受け付ける状態となる。
【００２７】フリップ・フロップＢ４のＣＫ端子からの
入力はディレイ回路２によって充分な遅延が与えられて
いることから、Ｒ端子からの入力に対して充分なリムー
バル時間（ｔｒｍ’）をもつことになる。このために、
フリップ・フロップＢ４における入力信号から出力信号
までのディレイタイム（ｔｄ’）のジッタは少なくて済
むようになる。
入力はディレイ回路２によって充分な遅延が与えられて
いることから、Ｒ端子からの入力に対して充分なリムー
バル時間（ｔｒｍ’）をもつことになる。このために、
フリップ・フロップＢ４における入力信号から出力信号
までのディレイタイム（ｔｄ’）のジッタは少なくて済
むようになる。
【００２８】次に、リセット信号５によりイニシャライ
ズされ、次の入力信号１を受け付けるようになる。とこ
ろが、ここで、次の入力信号１とリセット信号５とは非
同期なため、極めて近いタイミングでそれらが入力さ
れ、フリップ・フロップＡ３のＲ端子への入力信号から
ＣＫ端子への入力信号までのリムーバル時間（ｔｒｍ）
が動作条件の最小値より小さくなることがあり得ること
になる。このことは、フリップ・フロップＡ３のＣＫ端
子への入力信号からＱバー端子からの出力信号までの遅
延時間（ｔｄ）にジッタが生じる要因となる。
ズされ、次の入力信号１を受け付けるようになる。とこ
ろが、ここで、次の入力信号１とリセット信号５とは非
同期なため、極めて近いタイミングでそれらが入力さ
れ、フリップ・フロップＡ３のＲ端子への入力信号から
ＣＫ端子への入力信号までのリムーバル時間（ｔｒｍ）
が動作条件の最小値より小さくなることがあり得ること
になる。このことは、フリップ・フロップＡ３のＣＫ端
子への入力信号からＱバー端子からの出力信号までの遅
延時間（ｔｄ）にジッタが生じる要因となる。
【００２９】しかし、このような場合においても、充分
な大きさの遅延時間をディレイ回路２にもたせているこ
とにより、該フリップ・フロップＢ４において、充分な
リムーバル時間（ｔｒｍ’）が得られることになる。
な大きさの遅延時間をディレイ回路２にもたせているこ
とにより、該フリップ・フロップＢ４において、充分な
リムーバル時間（ｔｒｍ’）が得られることになる。
【００３０】したがって、このような場合においても、
ＣＫ端子への入力信号に対するＱ端子からの出力信号の
遅延時間（ｔｄ’）のジッタは非常に小さくなる。
ＣＫ端子への入力信号に対するＱ端子からの出力信号の
遅延時間（ｔｄ’）のジッタは非常に小さくなる。
【００３１】なお、図４は、図１に示した回路図をより
具体的に示した構成図である。
具体的に示した構成図である。
【００３２】
【発明の効果】以上説明したことから明らかなように、
本発明による同期回路によれば、入力信号から出力信号
までの間のディレイタイムの変動をなくすことができる
ようになる。
本発明による同期回路によれば、入力信号から出力信号
までの間のディレイタイムの変動をなくすことができる
ようになる。
【図１】 本発明による同期回路の一実施例を示すブロ
ック構成図である。
ック構成図である。
【図２】 本発明による同期回路のタイムチャートの一
実施例を示す説明図である。
実施例を示す説明図である。
【図３】 本発明による同期回路が適用されるディジタ
ル・ストレージ・オシロスコープの一実施例を示すブロ
ック構成図である。
ル・ストレージ・オシロスコープの一実施例を示すブロ
ック構成図である。
【図４】 本発明による同期回路のより詳細な実施例を
示したブロック構成図である。
示したブロック構成図である。
【図５】 従来の同期回路の一例を示したブロック構成
図である。
図である。
【図６】 従来の同期回路のタイムチャートの一例を示
した説明図である。
した説明図である。
【図７】 従来の同期回路の問題点を明らかにしたタイ
ムチャートである。
ムチャートである。
１…入力信号、２…ディレイ回路、３…フリップ・フロ
ップＡ、４…フリップ・フロップＢ、５…リセット信
号、６…出力信号
ップＡ、４…フリップ・フロップＢ、５…リセット信
号、６…出力信号
Claims (1)
- 【請求項１】 リセット信号入力後クロック入力への最
初の入力信号で反転し次のリセット入力に信号が入力さ
れるまで維持される出力信号を送出する第１の回路と、
前記クロック入力信号を一定時間遅延させるディレイ回
路と、このディレイ回路の出力信号をクロック入力信号
とし、前記第１の回路の出力信号をリセット入力信号と
しこのリセット信号の入力後クロック入力への最初の入
力信号で反転し次にリセット入力に信号が入力されるま
で維持される出力信号を送出する第２の回路とを備える
ことを特徴とする同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3273882A JP2989342B2 (ja) | 1991-10-22 | 1991-10-22 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3273882A JP2989342B2 (ja) | 1991-10-22 | 1991-10-22 | 同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05113453A JPH05113453A (ja) | 1993-05-07 |
| JP2989342B2 true JP2989342B2 (ja) | 1999-12-13 |
Family
ID=17533891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3273882A Expired - Fee Related JP2989342B2 (ja) | 1991-10-22 | 1991-10-22 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2989342B2 (ja) |
-
1991
- 1991-10-22 JP JP3273882A patent/JP2989342B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05113453A (ja) | 1993-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071008 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081008 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |