JP2989342B2 - 同期回路 - Google Patents

同期回路

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JP2989342B2
JP2989342B2 JP3273882A JP27388291A JP2989342B2 JP 2989342 B2 JP2989342 B2 JP 2989342B2 JP 3273882 A JP3273882 A JP 3273882A JP 27388291 A JP27388291 A JP 27388291A JP 2989342 B2 JP2989342 B2 JP 2989342B2
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芳雄 柏樹
光伸 岩淵
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Hitachi Denshi KK
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、同期回路に係り、たと
えばディジタル・ストレージ・オシロスコープに具備さ
れる同期回路に関する。
【0002】
【従来の技術】ディジタル・ストレージ・オシロスコー
プに具備される同期回路としては、たとえばパルス群か
らなる入力信号のうち、リセット信号入力後最初の入力
信号で同期をとった出力信号を次に入力されるリセット
信号までの間出力させ、この出力信号をディジタル化さ
れた前記入力信号のメモリへの格納のための書込みスタ
ート信号として用いたものが知られている。
【0003】具体的には、図5に示すように前記同期回
路はフリップ・フロップ自体から構成されている。すな
わち、フリップ・フロップA3のCK端子には入力信号
1が入力され、R端子にはリセット信号5が入力される
ようになっている。そして、Q端子からはメモリ格納の
ための書込みスタート信号となる出力信号6が出力され
るようになっている。
【0004】この場合のタイムチャートは、図6に示す
ようになっている。図中、(a)は前記入力信号1を、
(b)はリセット信号5を、(c)は出力信号6を表し
ている。
【0005】
【発明が解決しようとする課題】しかしながら、上述の
ようにして構成された同期回路は、その出力信号にいわ
ゆるジッタと称するゆらぎが生じることが問題点として
残されていた。
【0006】すなわち、このような問題は、入力信号と
リセット信号が非同期であるため、該入力信号とリセッ
ト信号とが非常に近いタイミングで入力される場合が往
々にしてあり得る。
【0007】図7に示すように、リセット信号5の立ち
下がりの時点から入力信号1の立上りの時点までの時間
は、通常リムーバルタイム7と称されるが、この時間が
各デバイス毎に定められた最小値よりも小さい場合、入
力信号1から出力信号6までのディレイタイムが変動
し、いわゆるジッタが生じることになる。
【0008】それ故、本発明は、このような事情に基づ
いてなされたものであり、その目的とするところのもの
は、入力信号から出力信号までのディレイタイムが変動
することのない同期回路を提供するものである。
【0009】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、基本的には、リセット信号入力後
最初の入力信号で反転し次のリセット信号入力まで維持
される出力信号を送出する第1の回路と、前記入力信号
を入力させるディレイ回路と、前記第1の回路の出力信
号をリセット信号としこのリセット信号の入力後前記デ
ィレイ回路からの最初の入力信号で反転し次のリセット
信号入力まで維持される出力信号を送出する第2の回路
とを備えることを特徴とするものである。
【0010】
【作用】このように構成した同期回路において、第2の
回路への入力信号は、ディレイ回路を介することによ
り、第1の回路への入力信号に対して一定の遅延時間を
もって同期するようになる。
【0011】この遅延時間が第1の回路の出力のいわゆ
るジッタに対して充分大きいことから、第2の回路の入
力信号とリセット信号である第1の回路からの出力信号
との各入力のタイミングが近過ぎるようなことはなくな
る。
【0012】したがって、入力信号から出力信号までの
ディレイタイムが変動するようなことはなくなる。
【0013】
【実施例】図3は、本発明による同期回路が適用される
ディジタル・ストレージ・オシロスコープの一実施例を
示した概略構成図である。
【0014】同図において、信号がトリガ信号発生回路
30に入力され、このトリガ信号発生回路30によって
波形整形がなされるようになっている。なお、このトリ
ガ信号発生回路30は比較器30Aから構成され、この
比較器30Aの他の入力端子にはトリガレベルの基準電
圧(Ref)が印加されるようになっている。
【0015】トリガ信号発生回路30からの出力は同期
回路31に入力され、この同期回路31は、リセット信
号5の入力によって、その後最初に入力される入力信号
1に同期した出力信号6が書込みスタート信号としてメ
モリ32に入力されるようになっている。
【0016】そして、一方、前記信号は、トリガ信号発
生回路30に入力されるのとは別個に、A/D変換器3
3を介して前記メモリ32に入力され、前記書込みスタ
ート信号(出力信号6)の発生期間中ディジタル変換さ
れた信号は該メモリ32に記憶されるようになってい
る。
【0017】そして、一定時間における書込みスタート
信号(出力信号6)が送出された後は該メモリ32は同
期回路31側にリセット信号5を送出させるようになっ
ている。
【0018】そして、このようにして該メモリ32に格
納された信号はCRT34によってその波形表示がなさ
れるようになっている。
【0019】図1は、上述した同期回路の一実施例を示
すブロック構成図である。
【0020】同図において、前記トリガ信号発生回路3
0からの出力信号は、フリップ・フロップA3のCK端
子に入力されるようになっている。
【0021】そして、このフリップ・フロップA3のR
端子には前記メモリ32から送出されるリセット信号が
入力されるととともに、バーQ端子からの出力信号は後
述するフリップ・フロップB4のR端子に入力されるよ
うになっている。
【0022】一方、トリガ信号発生回路30からの出力
信号は、ディレイ回路2に入力されるようになってお
り、このディレイ回路2の出力信号はフリップ・フロッ
プB4のCK端子に入力されるようになっている。
【0023】そして、このフリップ・フロップB4のQ
端子からの出力信号6は書込みスタート信号としてメモ
リ32に入力されるようになっている。
【0024】次に、図1に示した同期回路の動作を図2
のタイムチャートを用いて説明する。
【0025】入力信号1は、分岐され、その一つはフリ
ップ・フロップA3のCK端子に入力され、他はディレ
イ回路2を介してフリップ・フロップB4のCK端子に
入力される。フリップ・フロップA3において、その入
力信号が立ち上がったことにより、Qバー端子からの出
力信号は立ち下がることになる。
【0026】この出力信号はそのままフリップ・フロッ
プB4のR端子に入力されることから、該フリップ・フ
ロップB4のリセット状態が解除され、そのCK端子か
らの入力を受け付ける状態となる。
【0027】フリップ・フロップB4のCK端子からの
入力はディレイ回路2によって充分な遅延が与えられて
いることから、R端子からの入力に対して充分なリムー
バル時間(trm’)をもつことになる。このために、
フリップ・フロップB4における入力信号から出力信号
までのディレイタイム(td’)のジッタは少なくて済
むようになる。
【0028】次に、リセット信号5によりイニシャライ
ズされ、次の入力信号1を受け付けるようになる。とこ
ろが、ここで、次の入力信号1とリセット信号5とは非
同期なため、極めて近いタイミングでそれらが入力さ
れ、フリップ・フロップA3のR端子への入力信号から
CK端子への入力信号までのリムーバル時間(trm)
が動作条件の最小値より小さくなることがあり得ること
になる。このことは、フリップ・フロップA3のCK端
子への入力信号からQバー端子からの出力信号までの遅
延時間(td)にジッタが生じる要因となる。
【0029】しかし、このような場合においても、充分
な大きさの遅延時間をディレイ回路2にもたせているこ
とにより、該フリップ・フロップB4において、充分な
リムーバル時間(trm’)が得られることになる。
【0030】したがって、このような場合においても、
CK端子への入力信号に対するQ端子からの出力信号の
遅延時間(td’)のジッタは非常に小さくなる。
【0031】なお、図4は、図1に示した回路図をより
具体的に示した構成図である。
【0032】
【発明の効果】以上説明したことから明らかなように、
本発明による同期回路によれば、入力信号から出力信号
までの間のディレイタイムの変動をなくすことができる
ようになる。
【図面の簡単な説明】
【図1】 本発明による同期回路の一実施例を示すブロ
ック構成図である。
【図2】 本発明による同期回路のタイムチャートの一
実施例を示す説明図である。
【図3】 本発明による同期回路が適用されるディジタ
ル・ストレージ・オシロスコープの一実施例を示すブロ
ック構成図である。
【図4】 本発明による同期回路のより詳細な実施例を
示したブロック構成図である。
【図5】 従来の同期回路の一例を示したブロック構成
図である。
【図6】 従来の同期回路のタイムチャートの一例を示
した説明図である。
【図7】 従来の同期回路の問題点を明らかにしたタイ
ムチャートである。
【符号の説明】
1…入力信号、2…ディレイ回路、3…フリップ・フロ
ップA、4…フリップ・フロップB、5…リセット信
号、6…出力信号

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 リセット信号入力後クロック入力への最
    初の入力信号で反転し次のリセット入力に信号が入力さ
    れるまで維持される出力信号を送出する第1の回路と、
    前記クロック入力信号を一定時間遅延させるディレイ回
    路と、このディレイ回路の出力信号をクロック入力信号
    とし、前記第1の回路の出力信号をリセット入力信号と
    しこのリセット信号の入力後クロック入力への最初の入
    力信号で反転し次にリセット入力に信号が入力されるま
    で維持される出力信号を送出する第2の回路とを備える
    ことを特徴とする同期回路。
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