JP2974058B2 - クランプ回路 - Google Patents
クランプ回路Info
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Description
特にECL (emitter-coupled logic)型論理回路に使用
される、出力振幅調整機能付クランプ回路に関する。
示すように、第1、第2、及び第3の入力端子1、2、
及び4と、第1及び第2の電圧源3及び5と、定電流源
I0 と、第1、第2、第3、第4、第5、及び第6のト
ランジスタ(バイポーラトランジスタ)Q1´〜Q6´
と、第1及び第2の抵抗R1´及びR2´と、第1及び
第2の出力端子6及び7とを有する。
端子1に接続されたベースと、定電流源I0 を介してグ
ランドに接続されたエミッタと、コレクタとを有する。
端子2に接続されたベースと、定電流源I0 を介してグ
ランドに接続されたエミッタと、コレクタとを有する。
源5に接続されたベースと、第1のトランジスタQ1´
のコレクタに接続されたエミッタと、第1の抵抗R1´
を介して第1の電圧源3に接続されたコレクタとを有す
る。
端子4に接続されたベースと、第1のトランジスタQ1
´のコレクタに接続されたエミッタと、第1の電圧源3
に接続されたコレクタとを有する。
端子4に接続されたベースと、第2のトランジスタQ2
´のコレクタに接続されたエミッタと、第1の電圧源3
に接続されたコレクタとを有する。
源5に接続されたベースと、第2のトランジスタQ2´
のコレクタに接続されたエミッタと、第2の抵抗R2´
を介して第1の電圧源3に接続されたコレクタとを有す
る。
び第6のトランジスタQ3´及びQ6´のコレクタにそ
れぞれ接続されている。
明する。
I0 と共働して差動回路(コンパレータ)を構成してい
る。この差動回路の差動出力(トランジスタQ1´及び
Q2´のコレクタ)にはトランジスタQ3´及びQ4´
からなる差動ペアとトランジスタQ5´及びQ6´から
なるもう一つの差動ペアがそれぞれ接続されている。ト
ランジスタQ3´及びQ6´のベースは、定電圧Vref1
を発生する電圧源5に共通に接続されている。トランジ
スタQ4´及びQ5´は入力端子4に共通に接続されて
いる。この入力端子4は、通常、可変電圧Vref2を発生
する可変電圧源(図示せず)が接続され、その可変電圧
Vref2により出力振幅を可変している。
VT =4×26mV(VT は通常26mVである)のと
き、トランジスタQ3´及びQ4´の差動ペアとトラン
ジスタQ5´及びQ6´の差動ペアは完全にスイッチし
ており、トランジスタQ3´、Q4´、Q5´、及びQ
6´のコレクタ電流をそれぞれic3,ic4,ic5,ic6
とするとic4=ic5=0となる。
電流ic1及びic2は常にic3,ic6と等しくなる。
びQ2´で構成する差動回路(コンパレータ)の出力信
号が出力される。
電圧源3の発生する電圧Vccに等しく、出力ロウレベル
(VOL)は、 Vcc−r1 ×i0 r1 :抵抗R1´の抵抗値 i0 :定電流源I0 の電流値 に等しい。
電圧VIN1 と入力端子2の電圧VIN2 の電圧が等しい時
の出力端子6及び7の電圧)は、 ic1=ic2=(1/2)i0 であるので、 Vcc−r1 ×(1/2)i0 となる。(なお、r2 を抵抗R2´の抵抗値とすると、
通常、r1 =r2 で設計される。) 次にVref1<Vref2でVref2−Vref1≧4VT の時は、
電流ic1,ic2は全てic4,ic5に流れ出力負荷抵抗R
1´及びR2´に流れないので出力端子6及び7は入力
電圧VIN1 及びVIN2 にかかわらず常に電圧はVccで出
力に信号は表れない。
は、Vref1−Vref2=Vidとすると、ic3とic4の関係
は ic3/ic4=exp(Vid/VT )を満たし、 ic1=ic3+ic4 ic3=ic1exp(Vid/VT )/{1+exp(Vid
/VT )} となる。
/VT )} となり、出力端子6及び7から出力される電圧Vout6及
びVout7は、 Vout6=Vcc−r1 ×[ic1exp(Vid/VT )/
{1+exp(Vid/VT )}] Vout7=Vcc−r2 ×[ic1exp(Vid/VT )/
{1+exp(Vid/VT )}] となる。なお、通常r1 =r2 である。
子6の出力のハイレベルをVOH6 とすると、VOH6 は VOH6 =Vcc−r1 ×[O×exp(Vid/VT )/
{1+exp(Vid/VT )}]=Vcc となる。
すると、VOH7 は同様に VOH7 =Vcc となる。
i0 の時なので、出力端子6及び7の出力ロウレベルV
OL6 及びVOL7 は、 VOL6 =Vcc−r1 ×[i0 exp(Vid/VT )/
{1+exp(Vid/VT )}] VOL7 =Vcc−r2 ×[i0 exp(Vid/VT )/
{1+exp(Vid/VT )}] となる。なお、通常r1 =r2 である。
大きいとVOLは上がり、小さいとVOLは下がる。
(Vid/VT )}] となる。
Vout7であるので、 ic1=ic2=(1/2)i0 となる。その時のスレッショルドレベルVTH6 及びV
TH7 は、 VTH5 =VTH6 =Vcc−(1/2)×r1 [i0 exp
(Vid/VT )/{1+exp(Vid/VT )}]=
(VOH+VOL)/2 となる。
る。またVidによりVTHの値は変化してしまう。
ンプ回路は、第1、第2、及び第3の入力端子1、2、
及び4と、電圧源3と、定電流源I0 と、第1、第2、
第3、及び第4のトランジスタ(バイポーラトランジス
タ)Q1”〜Q4”と、第1、第2、及び第3の抵抗R
1”〜R3”と、第1及び第2の出力端子6及び7とを
有する。
端子1に接続されたベースと、定電流源I0 を介してグ
ランドに接続されたエミッタと、第1及び第3の抵抗R
1”及びR3”を介して電圧源3に接続されたコレクタ
とを有する。
端子2に接続されたベースと、定電流源I0 を介してグ
ランドに接続されたエミッタと、第2及び第3の抵抗R
2”及びR3”を介して電圧源3に接続されたコレクタ
とを有する。
端子4に接続されたベースと、第1のトランジスタQ
1”のコレクタに接続されたエミッタと、電圧源3に接
続されたコレクタとを有する。
端子4に接続されたベースと、第2のトランジスタQ
2”のコレクタに接続されたエミッタと、電圧源3に接
続されたコレクタとを有する。
及び第2のトランジスタQ1”及びQ2”のコレクタに
接続されている。
明する。
I0 と共働して差動回路(コンパレータ)を構成してい
る。
おり、抵抗R3”は出力信号のハイレベル(VOH)を設
定している。
タQ3”及びQ4”のベースエミッタ間電圧VBE3 及び
VBE4 とにより出力信号のロウレベル(VOL)を決めて
いる。
の抵抗値をr1 、r2 、及びr3 とし、r1 =r2 とす
る。また、定電流源I0 の電流値をi0 とし、電圧源3
の電圧をVccとする。
Vref −VBE)時、即ち、トランジスタQ1”及びQ
2”のコレクタ電流ic1及びic2が全く流れないとき、
出力のVOH及びVOLはトランジスタQ1”及びQ2”が
コンパレータ動作するので、 VOH=Vcc−i0 ・r3 VOL=Vcc−i0 ・(r3 +r1 ) となる。
VIN1 (入力端子1の電圧)とVIN2 (入力端子2の電
圧)が等しい時の出力電圧であるので、 ic1=ic2=(1/2)i0 Vth=(VOL+VDH)/2 即ち振幅の中心がVthとなる。
≦Vref −VBE)場合、VIN1 がハイレベルでVIN2 が
ロウレベルの時、ic1=i0 、ic2=0(コンパレータ
動作なので)出力端子6からはロウレベルが出力される
が、i0 ×(r1 +r3 )≦Vref −VBEなのでロウレ
ベルはトランジスタQ3”によりクランプされる。この
時、トランジスタQ3”のコレクタ電流ic3は ic3=[i0 (r1 +r3 )−{Vcc−(Vref −
VBE)}]/(r1 +r3 )=i0 −{(Vcc−Vref
+VBE)/(r1 +r3 )} よって抵抗R1及びR3に流れる電流は、 i0 −ic3=i0 −{i0 −(Vcc−Vref +VBE)/
(r1 +r3 )}=(Vcc−Vref +VBE)/(r1 +
r3 ) となり、VOHは VOH=Vcc−r3 (i0 −ic3)=Vcc−r3 {(Vcc
−Vref +VBE)/(r1 +r3 )} 従ってVref を上げればVOLは上がり、VOHも上がる。
2 ≧Vref −VBEのとき入力端子1及び2の電圧が等し
い時、ic3=ic4=0なので Vth=Vcc−i0 r3 −(1/2)i0 r1 ≦(VOH+
VOL)/2 Vthの電圧は変化しないが、振幅の中心にはない。
は、出力振幅を可変させるに伴い、Vthがシフトする事
である。
切れなくなると誤動作するからである。誤動作を防ぐ為
にもVthは動かない事が必要である。
変で変化しないが、出力VOH,VOLの中心にVthがない
ことである。
をおこしやすいからである。
第2、及び第3の入力端子と、電圧源と、定電流源と、
第1、第2、第3、及び第4のトランジスタと、第1及
び第2の抵抗と、第1及び第2の出力端子とを有し、前
記第1のトランジスタは、前記第1の入力端子に接続さ
れたベースと、前記第1の抵抗を介して前記電圧源に接
続されたコレクタと、前記定電流源を介してグランドに
接続されたエミッタとを有し、前記第2のトランジスタ
は、前記第2の入力端子に接続されたベースと、前記第
2の抵抗を介して前記電圧源に接続されたコレクタと、
前記定電流源を介してグランドに接続されたエミッタと
を有し、前記第3のトランジスタは、前記第3の入力端
子に接続されたベースと、前記第2の抵抗を介して前記
電圧源に接続されたコレクタと、前記第1のトランジス
タのコレクタに接続されたエミッタとを有し、前記第4
のトランジスタは、前記第3の入力端子に接続されたベ
ースと、前記第1の抵抗を介して前記電圧源に接続され
たコレクタと、前記第2のトランジスタのコレクタに接
続されたエミッタとを有し、前記第1及び前記第2の出
力端子は前記第1及び前記第2のトランジスタのコレク
タにそれぞれ接続されていることを特徴とするクランプ
回路が得られる。
3の入力端子と、電圧源と、定電流源と、第1、第2、
第3、及び第4のトランジスタと、第1、第2、第3、
及び第4の抵抗と、第1及び第2の出力端子とを有し、
前記第1のトランジスタは、前記第1の入力端子に接続
されたベースと、前記第1の抵抗を介して前記電圧源に
接続されたコレクタと、前記第3の抵抗及び前記定電流
源を介してグランドに接続されたエミッタとを有し、前
記第2のトランジスタは、前記第2の入力端子に接続さ
れたベースと、前記第2の抵抗を介して前記電圧源に接
続されたコレクタと、前記第4の抵抗及び前記定電流源
を介してグランドに接続されたエミッタとを有し、前記
第3のトランジスタは、前記第3の入力端子に接続され
たベースと、前記第2の抵抗を介して前記電圧源に接続
されたコレクタと、前記第1のトランジスタのコレクタ
に接続されたエミッタとを有し、前記第4のトランジス
タは、前記第3の入力端子に接続されたベースと、前記
第1の抵抗を介して前記電圧源に接続されたコレクタ
と、前記第2のトランジスタのコレクタに接続されたエ
ミッタとを有し、前記第1及び前記第2の出力端子は前
記第1及び前記第2のトランジスタのコレクタにそれぞ
れ接続されていることを特徴とするクランプ回路が得ら
れる。
を参照して説明する。
レッショルドレベルVthがシフトする為、次段の論理レ
ベルと合わせずらく、誤動作の可能性があった。後述す
るように、本発明の様に出力可変に際しスレッショルド
レベルVthがシフトしなければ論理レベルの合せ込みは
非常に簡単なものになる。
ンプする手法としては、第3及び第4のトランジスタの
ベース−エミッタダイオード特性を利用し電圧クランプ
を行うとともに、電流をダイオードを介して逃がし第1
及び第2の抵抗に流れる電流もクランプさせる。
電圧源Vccに送るのでなく、差動出力の逆相側へ、帰環
電流をかける。
ref により可変する。
同じサイズのトランジスタを用い、第3及び第4のトラ
ンジスタとしては互に同じサイズのトランジスタを用い
る。また第1及び第2の抵抗も互に同じ抵抗値のものを
用いる。
によるクランプ回路は、第1、第2、及び第3の入力端
子1、2、及び4と、電圧源3と、定電流源I0 と、第
1、第2、第3、及び第4のトランジスタQ1〜Q4
と、第1及び第2の抵抗R1及びR2と、第1及び第2
の出力端子6及び7とを有する。
子1に接続されたベースと、第1の抵抗R1を介して電
圧源3に接続されたコレクタと、定電流源I0 を介して
グランドに接続されたエミッタとを有する。
子2に接続されたベースと、第2の抵抗R2を介して電
圧源3に接続されたコレクタと、定電流源I0 を介して
グランドに接続されたエミッタとを有する。
子4に接続されたベースと、第2の抵抗R2を介して電
圧源3に接続されたコレクタと、第1のトランジスタQ
1のコレクタに接続されたエミッタとを有する。
子4に接続されたベースと、第1の抵抗R1を介して電
圧源3に接続されたコレクタと、第2のトランジスタQ
2のコレクタに接続されたエミッタとを有する。
び第2のトランジスタQ1及びQ2のコレクタにそれぞ
れ接続されている。
動作を説明する。トランジスタQ1及びQ2と定電流源
I0 とは差動回路(コンパレータ)を構成している。
して作用する。トランジスタQ3及びQ4は入力端子4
の電圧(Vref )とトランジスタQ3及びQ4のベース
エミッタ間ダイオードVBE3 =VBE4 =0.8Vにより
出力信号のロウレベル(VOL)を可変する。
とし、定電流源I0 の電流値をi0とする。また、第1
及び第2の抵抗R1及びR2の抵抗値をr1 及びr2 す
る。
ref −VBE)時、トランジスタQ3及びQ4のコレクタ
電流ic3及びic4は常に0(ゼロ)である。即ち、 ic3=ic4=0 である。トランジスタQ1及びQ2のコレクタ電流ic1
及びic2は全て抵抗R1及びR2に流れる。出力信号の
ハイレベルVOH及び出力信号のロウレベルVOLはトラン
ジスタQ1及びQ2がコンパレータ動作をするので、 VOH=Vcc VOL=Vcc−i0 ・r1 この時のスレッショルドレベルVthは、上述したように
入力端子1の電圧VIN1 と入力端子2の電圧VIN2 とが
等しい時の出力端子6及び7の電圧であるので、 ic1=ic2=(1/2)i0 Vth=(VOL+VOH)/2=Vcc−(1/2)i0 r1 であり、振幅の中心がVthとなる(図2実線参照)。
VBE)場合、VIN1 がハイレベルでVIN2 がロウレベル
の時、コンパレータ動作なので、 ic1=i0 ic2=0 となる。出力端子6からはロウレベルが出力されるが、
i0 ×r1 ≦Vref −VBEなのでロウレベルはトランジ
スタQ3によりクランプされる。この時のic3は、 ic3=[i0 ×r1 −{Vcc−(Vref −VBE)}]/
r1 である。
この時、ic1=ic2でかつic3=ic4なので抵抗R1と
R2に流れる電流は同じでその和はi0 に等しいので、 Vth=Vcc−(1/2)i0 r1 =(VOH+VOL)/2 である。よってVthはVref の値にかかわらず一定でか
つ、振幅の中心にある(Vth=(VOH+VOL)/2)。
なお、図2において、実線はVref が2.2Vの場合で
あり、破線はVref が2.8Vの場合である。VOUT6及
びVout7は出力端子6及び7の電圧を示している。
によるクランプ回路は、第1のトランジスタQ1のエミ
ッタと定電流源I0 との間に第3の抵抗R3が接続され
ている点と、第2のトランジスタQ2のエミッタと定電
流源I0 との間に第4の抵抗R4が接続されている点を
除けば、図1のクランプ回路と同様である。即ち、トラ
ンジスタQ1及びQ2のエミッタにそれぞれ電流帰環抵
抗R3及びR4を挿入したアナログアンプに本発明を適
用したものである。クランプ電圧を可変しても出力のD
Cバイアス点は動かないので、次段に接続されるアンプ
やミキサなどの入力ダイナミックレンジの設計・自由度
があがる。
は、出力振幅を可変させてもスレッショルドレベルVth
がシフトしないことである。
Q3でクランプした電流を電圧源Vccに送らず、差動の
逆相出力の抵抗に流したからである。
路図である。
C伝達特性図である。
路図である。
る。
Claims (3)
- 【請求項1】 第1、第2、及び第3の入力端子と、電
圧源と、定電流源と、第1、第2、第3、及び第4のト
ランジスタと、第1及び第2の抵抗と、第1及び第2の
出力端子とを有し、前記第3の入力端子は、可変電圧を
発生する可変電圧源に接続され、前記第1のトランジス
タは、前記第1の入力端子に接続されたベースと、前記
第1の抵抗を介して前記電圧源に接続されたコレクタ
と、前記定電流源を介してグランドに接続されたエミッ
タとを有し、前記第2のトランジスタは、前記第2の入
力端子に接続されたベースと、前記第2の抵抗を介して
前記電圧源に接続されたコレクタと、前記定電流源を介
してグランドに接続されたエミッタとを有し、前記第3
のトランジスタは、前記第3の入力端子に接続されたベ
ースと、前記第2の抵抗を介して前記電圧源に接続され
たコレクタと、前記第1のトランジスタのコレクタに接
続されたエミッタとを有し、前記第4のトランジスタ
は、前記第3の入力端子に接続されたベースと、前記第
1の抵抗を介して前記電圧源に接続されたコレクタと、
前記第2のトランジスタのコレクタに接続されたエミッ
タとを有し、前記第1及び前記第2の出力端子は前記第
1及び前記第2のトランジスタのコレクタにそれぞれ接
続されていることを特徴とするクランプ回路。 - 【請求項2】 前記第1のトランジスタのエミッタと前
記定電流源との間に接続された第3の抵抗と、前記第2
のトランジスタのエミッタと前記定電流源との間に接続
された第4の抵抗とを、更に、有することを特徴とする
請求項1に記載のクランプ回路。 - 【請求項3】 第1、第2、及び第3の入力端子と、電
圧源と、定電流源と、第1、第2、第3、及び第4のト
ランジスタと、第1、第2、第3、及び第4の抵抗と、
第1及び第2の出力端子とを有し、前記第3の入力端子
は、可変電圧を発生する可変電圧源に接続され、前記第
1のトランジスタは、前記第1の入力端子に接続された
ベースと、前記第1の抵抗を介して前記電圧源に接続さ
れたコレクタと、前記第3の抵抗及び前記定電流源を介
してグランドに接続されたエミッタとを有し、前記第2
のトランジスタは、前記第2の入力端子に接続されたベ
ースと、前記第2の抵抗を介して前記電圧源に接続され
たコレクタと、前記第4の抵抗及び前記定電流源を介し
てグランドに接続されたエミッタとを有し、前記第3の
トランジスタは、前記第3の入力端子に接続されたベー
スと、前記第2の抵抗を介して前記電圧源に接続された
コレクタと、前記第1のトランジスタのコレクタに接続
されたエミッタとを有し、前記第4のトランジスタは、
前記第3の入力端子に接続されたベースと、前記第1の
抵抗を介して前記電圧源に接続されたコレクタと、前記
第2のトランジスタのコレクタに接続されたエミッタと
を有し、前記第1及び前記第2の出力端子は前記第1及
び前記第2のトランジスタのコレクタにそれぞれ接続さ
れていることを特徴とするクランプ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8167616A JP2974058B2 (ja) | 1996-06-27 | 1996-06-27 | クランプ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8167616A JP2974058B2 (ja) | 1996-06-27 | 1996-06-27 | クランプ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1013175A JPH1013175A (ja) | 1998-01-16 |
JP2974058B2 true JP2974058B2 (ja) | 1999-11-08 |
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ID=15853094
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8167616A Expired - Fee Related JP2974058B2 (ja) | 1996-06-27 | 1996-06-27 | クランプ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2974058B2 (ja) |
-
1996
- 1996-06-27 JP JP8167616A patent/JP2974058B2/ja not_active Expired - Fee Related
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---|---|
JPH1013175A (ja) | 1998-01-16 |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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