JP2969690B2 - 符号誤り訂正回路 - Google Patents
符号誤り訂正回路Info
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- JP2969690B2 JP2969690B2 JP1273258A JP27325889A JP2969690B2 JP 2969690 B2 JP2969690 B2 JP 2969690B2 JP 1273258 A JP1273258 A JP 1273258A JP 27325889 A JP27325889 A JP 27325889A JP 2969690 B2 JP2969690 B2 JP 2969690B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多値直交振幅変調（QAM）方式を用いた通
信装置に利用され、特に、その符号誤り訂正回路に関す
る。
信装置に利用され、特に、その符号誤り訂正回路に関す
る。
本発明は、多値QAM変復調方式に用いられる、ブロッ
ク符号を用いた符号誤り訂正回路において、 送信側で、２×ｎ（ｎは自然数）列の誤り訂正符号化
されたデータ列について、各ｎ列のデータ列のうち少な
くとも二つのデータ列を１ブロックの任意の点で入れか
えることを少なくとも一回行った後、変調して送信し、
受信側で、復調後、送信側の変換に応じて逆変換し、誤
り訂正復号化することにより、 誤り率の改善を図ったものである。
ク符号を用いた符号誤り訂正回路において、 送信側で、２×ｎ（ｎは自然数）列の誤り訂正符号化
されたデータ列について、各ｎ列のデータ列のうち少な
くとも二つのデータ列を１ブロックの任意の点で入れか
えることを少なくとも一回行った後、変調して送信し、
受信側で、復調後、送信側の変換に応じて逆変換し、誤
り訂正復号化することにより、 誤り率の改善を図ったものである。
第４図はかかる従来の符号誤り訂正回路の一列を示す
ブロック構成図である。
ブロック構成図である。
送信側においては、誤り訂正符号化回路101で入力デ
ータ列10をブロック符号を用いて誤り訂正符号化を行い
誤り訂正符号化データ列11を出力し、変調器103で所定
の変調を行い変調符号13を送信する。受信側において
は、この送られてきた変調信号13を受信し復調器203で
所定の復調を行い復調データ列22を出力し、誤り訂正復
号回路201でこの復調データ列22を復調し出力データ列2
0を出力する。
ータ列10をブロック符号を用いて誤り訂正符号化を行い
誤り訂正符号化データ列11を出力し、変調器103で所定
の変調を行い変調符号13を送信する。受信側において
は、この送られてきた変調信号13を受信し復調器203で
所定の復調を行い復調データ列22を出力し、誤り訂正復
号回路201でこの復調データ列22を復調し出力データ列2
0を出力する。
前述した従来の符号誤り訂正方式は、各データ列の符
号化誤り率の異なる多値直交振幅変調方式においては、
この異なる符号誤り率のそれぞれの値に対応して処理で
きないので、符号誤り訂正回路自体の有する訂正能力を
発揮できず、全体としての誤り率の改善が不十分となる
欠点があった。
号化誤り率の異なる多値直交振幅変調方式においては、
この異なる符号誤り率のそれぞれの値に対応して処理で
きないので、符号誤り訂正回路自体の有する訂正能力を
発揮できず、全体としての誤り率の改善が不十分となる
欠点があった。
本発明の目的は、前記の欠点を除去することにより、
各データ列の符号誤り率の異なる多値直交振幅変調方式
において、誤り率の改善を十分に行うことができる符号
誤り訂正回路を提供することにある。
各データ列の符号誤り率の異なる多値直交振幅変調方式
において、誤り率の改善を十分に行うことができる符号
誤り訂正回路を提供することにある。
本発明は、送信側に、２×ｎ（ｎは自然数）の入力デ
ータ列をブロック符号を用い誤り訂正符号化し２×ｎ列
の誤り訂正符号化データ列を出力する誤り訂正符号化回
路と、この誤り訂正符号化データ列を直交振幅変調を行
い変調信号を出力する変調器とを備え、受信側に、前記
変調信号を受信して直交振幅復調を行い２×ｎ列の復調
データ列を出力する復調器と、この復調データ列を誤り
訂正復号化し２×ｎ列の出力データ列を出力する誤り訂
正復号化回路とを備えた符号誤り訂正回路において、送
信側に、前記２×ｎ列の誤り訂正符号化データ列の各ｎ
列のデータ列について少なくとも二つのデータ列を１ブ
ロックの任意の点で互いに入れかえを少なくとも一回行
って前記変調器に対して出力する送信データ列変換回路
を備え、受信側に、前記２×ｎ列の復調データ列を前記
送信データ列変換回路に対応してその逆変換を行い前記
誤り訂正復号化回路に対して出力する受信データ列変換
回路を備えたことを特徴とする。
ータ列をブロック符号を用い誤り訂正符号化し２×ｎ列
の誤り訂正符号化データ列を出力する誤り訂正符号化回
路と、この誤り訂正符号化データ列を直交振幅変調を行
い変調信号を出力する変調器とを備え、受信側に、前記
変調信号を受信して直交振幅復調を行い２×ｎ列の復調
データ列を出力する復調器と、この復調データ列を誤り
訂正復号化し２×ｎ列の出力データ列を出力する誤り訂
正復号化回路とを備えた符号誤り訂正回路において、送
信側に、前記２×ｎ列の誤り訂正符号化データ列の各ｎ
列のデータ列について少なくとも二つのデータ列を１ブ
ロックの任意の点で互いに入れかえを少なくとも一回行
って前記変調器に対して出力する送信データ列変換回路
を備え、受信側に、前記２×ｎ列の復調データ列を前記
送信データ列変換回路に対応してその逆変換を行い前記
誤り訂正復号化回路に対して出力する受信データ列変換
回路を備えたことを特徴とする。
各ｎ列のデータ列において、各列のビット誤り率は桁
数に応じて小さくなる。
数に応じて小さくなる。
従って、送信データ列変換回路において、桁数のはな
れたデータ列を１ブロックの任意の点で入れかえること
により、この入れかえた二つのデータ列のビット誤り率
は平均化され、このビット誤り率の二乗に比例する誤り
訂正後のビット誤り率の合計は、入れかえ後は入れかえ
前よりも小さくなる。例えば、20と2n-1の桁のデータ列
を入れかえるとか、20、21、22…、2n-1の桁のデータ列
をそれぞれ2n-1、2n-2、…、21、20の桁のデータ列と順
次入れかえることにより、データ列全体のビット誤り率
を大幅に小さくすることができる。さらに、各データ列
を順次繰り返し全列入れかえることにより各データ列の
誤り率を一つの平均化された値とすることにより、同様
にデータ列全体のビット誤り率を大幅に小さくすること
ができる。
れたデータ列を１ブロックの任意の点で入れかえること
により、この入れかえた二つのデータ列のビット誤り率
は平均化され、このビット誤り率の二乗に比例する誤り
訂正後のビット誤り率の合計は、入れかえ後は入れかえ
前よりも小さくなる。例えば、20と2n-1の桁のデータ列
を入れかえるとか、20、21、22…、2n-1の桁のデータ列
をそれぞれ2n-1、2n-2、…、21、20の桁のデータ列と順
次入れかえることにより、データ列全体のビット誤り率
を大幅に小さくすることができる。さらに、各データ列
を順次繰り返し全列入れかえることにより各データ列の
誤り率を一つの平均化された値とすることにより、同様
にデータ列全体のビット誤り率を大幅に小さくすること
ができる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック構成図で、
256QAM方式の場合を示す。なお、本発明は、この256QAM
方式に限定されることなく他のQAM方式についても実施
することができる。
256QAM方式の場合を示す。なお、本発明は、この256QAM
方式に限定されることなく他のQAM方式についても実施
することができる。
本実施例は、送信側に、２×４（ｎ＝４）列の入力デ
ータ列10をブロック符号を用い誤り訂正符号化し２×４
列の誤り訂正符号化データ列11を出力する誤り訂正符号
化回路101と、この誤り訂正符号化データ列11を直交振
幅変調を行い変調信号13を出力する変調器103とを備
え、受信側に、変調信号13を受信して直交振幅復調を行
い２×４列の復調データ列22を出力する復調器203と、
この復調データ列22を誤り訂正復号化し２×４列の出力
データ列20を出力する誤り訂正復号化回路201とを備え
た符号誤り訂正回路において、 本発明の特徴とするところの、送信側に、２×４列の
誤り訂正符号化データ列11の各ｎ列のデータ列について
少なくとも二つのデータ列を１ブロックの任意の点で互
いに入れかえることを少なくとも一回行った変換データ
列12を変調器103に対して出力する送信データ列変換回
路102を備え、受信側に、２×４列の復調データ列22を
送信データ列変換回路102に対応してその逆変換を行い
逆変換データ列21を誤り訂正復号化回路201に対して出
力する受信データ列変換回路202を備えている。
ータ列10をブロック符号を用い誤り訂正符号化し２×４
列の誤り訂正符号化データ列11を出力する誤り訂正符号
化回路101と、この誤り訂正符号化データ列11を直交振
幅変調を行い変調信号13を出力する変調器103とを備
え、受信側に、変調信号13を受信して直交振幅復調を行
い２×４列の復調データ列22を出力する復調器203と、
この復調データ列22を誤り訂正復号化し２×４列の出力
データ列20を出力する誤り訂正復号化回路201とを備え
た符号誤り訂正回路において、 本発明の特徴とするところの、送信側に、２×４列の
誤り訂正符号化データ列11の各ｎ列のデータ列について
少なくとも二つのデータ列を１ブロックの任意の点で互
いに入れかえることを少なくとも一回行った変換データ
列12を変調器103に対して出力する送信データ列変換回
路102を備え、受信側に、２×４列の復調データ列22を
送信データ列変換回路102に対応してその逆変換を行い
逆変換データ列21を誤り訂正復号化回路201に対して出
力する受信データ列変換回路202を備えている。
次に、具体例により本実施例の動作について説明す
る。
る。
通常、256QAM方式においては、２系列の４列のデータ
列を有し各々の４列のデータ列については、20,21,22,2
3の桁で表現され、各々のビット誤り率をP4、P3、P2、P
1とすると、シンボルエラーレートをPsとしたとき、次
の（１）で表される。
列を有し各々の４列のデータ列については、20,21,22,2
3の桁で表現され、各々のビット誤り率をP4、P3、P2、P
1とすると、シンボルエラーレートをPsとしたとき、次
の（１）で表される。
ここで、１重誤り訂正の場合、訂正前の誤り率Piと訂
正後の誤り率Ｐ′ｉはＡを係数として次の（２）式で表
される。
正後の誤り率Ｐ′ｉはＡを係数として次の（２）式で表
される。
Ｐ′ｉ＝AP2 i（ｉ＝１、２、３、４） …（２） 従って、第４図の従来例においては、訂正後の誤り率
は次の（３）式となる。
は次の（３）式となる。
これらを１列にまとめたときの誤り率PAは次の（４）
式となる。
式となる。
いま、第２図のタイムチャートに示すように、20桁と
23桁のデータ列を１ブロックの中点で入れかえるものと
する。
23桁のデータ列を１ブロックの中点で入れかえるものと
する。
各々の誤り率P40およびP10はいずれも次の（５）式に
示す値となる。
示す値となる。
よって、各々の誤り訂正後の誤り率Pi0は次の（６）
式で表される。
式で表される。
これらを１列にまとめたときの誤り率PBは次の（７）
式のようになる。
式のようになる。
従って、（４）式と（７）式とを比較すると、本実施
例の誤り率が従来例の約85％の値となり、誤り率が大幅
に改善されることが分かる。
例の誤り率が従来例の約85％の値となり、誤り率が大幅
に改善されることが分かる。
次に、第３図のタイムチャートに示すように、20桁と
23桁のデータ列ならびに21桁と23桁のデータ列とを、１
ブロックの中点で入れかえるものとする。
23桁のデータ列ならびに21桁と23桁のデータ列とを、１
ブロックの中点で入れかえるものとする。
この場合の各々のビット誤り率Pi0は次の（８）式で
示す値となる。
示す値となる。
よって、各々の誤り訂正のちの誤率Ｐ′i0▼ は次の（９）式で表される。
これらを１列にまとめたときの誤り率PBは次の（10）
式のようになる。
式のようになる。
これにより、（４）式と（10）式とを比較すると、本
実施例の誤り率は従来例の約70％の値となり、大幅に改
善されることが分かる。
実施例の誤り率は従来例の約70％の値となり、大幅に改
善されることが分かる。
次に、このデータ列の入れかえを、20、21、22、23桁
の順にそれぞれ４回入れかえて、全データ列のビット誤
り率を平均化した場合について説明する。
の順にそれぞれ４回入れかえて、全データ列のビット誤
り率を平均化した場合について説明する。
この場合、各々の誤り率Pi1はいずれも次の（11）式
で示す値となる。
で示す値となる。
よって、各々の誤り訂正後の誤り率Pi1は次の（12）
式で表される。
式で表される。
これらを１列にまとめたときの誤り率PCは次の（13）
式のようになる。
式のようになる。
これにより、（４）式と（13）式とを比較すると、本
実施例の誤り率が従来例の約66％の値となり、誤り率が
大幅に改善されることが分かる。
実施例の誤り率が従来例の約66％の値となり、誤り率が
大幅に改善されることが分かる。
以上説明したように、本発明は、データ列を１ブロッ
クの任意の点で入れかえることにより、大幅に誤り率を
改善できる効果がある。
クの任意の点で入れかえることにより、大幅に誤り率を
改善できる効果がある。
第１図は本発明の一実施例を示すブロック構成図。 第２図はその一動作例を示すタイムチャート。 第３図はその他の動作例を示すタイムチャート。 第４図は従来例を示すブロック構成図。 10……入力データ列、11……誤り訂正符号化データ列、
12……変換データ列、13……変調信号、20……出力デー
タ列、21……逆変換データ列、22……復調データ列、10
1……誤り訂正符号化回路、102……送信データ列変換回
路、103……変調器、201……誤り訂正復号化回路、202
……受信データ列変換回路、203……復調器。
12……変換データ列、13……変調信号、20……出力デー
タ列、21……逆変換データ列、22……復調データ列、10
1……誤り訂正符号化回路、102……送信データ列変換回
路、103……変調器、201……誤り訂正復号化回路、202
……受信データ列変換回路、203……復調器。
Claims (1)
- 【請求項１】送信側に、２×ｎ（ｎは自然数）の入力デ
ータ列をブロック符号を用い誤り訂正符号化し２×ｎ列
の誤り訂正符号化データ列を出力する誤り訂正符号化回
路と、この誤り訂正符号化データ列を直交振幅変調を行
い変調信号を出力する変調器とを備え、 受信側に、前記変調信号を受信して直交振幅復調を行い
２×ｎ列の復調データ列を出力する復調器と、この復調
データ列を誤り訂正復号化し２×ｎ列の出力データ列を
出力する誤り訂正復号化回路とを備えた 符号誤り訂正回路において、 送信側に、前記２×ｎ列の誤り訂正符号化データ列の各
ｎ列のデータ列について少なくとも二つのデータ列を１
ブロックの任意の点で互いに入れかえを少なくとも一回
行って前記変調器に対して出力する送信データ列変換回
路を備え、 受信側に、前記２×ｎ列の復調データ列を前記送信デー
タ列変換回路に対応してその逆変換を行い前記誤り訂正
復号化回路に対して出力する受信データ列変換回路を備
えた ことを特徴とする符号誤り訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273258A JP2969690B2 (ja) | 1989-10-20 | 1989-10-20 | 符号誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273258A JP2969690B2 (ja) | 1989-10-20 | 1989-10-20 | 符号誤り訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03135251A JPH03135251A (ja) | 1991-06-10 |
| JP2969690B2 true JP2969690B2 (ja) | 1999-11-02 |
Family
ID=17525325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1273258A Expired - Fee Related JP2969690B2 (ja) | 1989-10-20 | 1989-10-20 | 符号誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969690B2 (ja) |
-
1989
- 1989-10-20 JP JP1273258A patent/JP2969690B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03135251A (ja) | 1991-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |