JP2959292B2 - ファンアウト調整方式 - Google Patents
ファンアウト調整方式Info
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- JP2959292B2 JP2959292B2 JP4207657A JP20765792A JP2959292B2 JP 2959292 B2 JP2959292 B2 JP 2959292B2 JP 4207657 A JP4207657 A JP 4207657A JP 20765792 A JP20765792 A JP 20765792A JP 2959292 B2 JP2959292 B2 JP 2959292B2
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Description
【０００１】
【産業上の利用分野】本発明はファンアウト調整方式に
関し、特に階層設計された回路図を調整するファンアウ
ト調整方式に関する。
関し、特に階層設計された回路図を調整するファンアウ
ト調整方式に関する。
【０００２】
【従来の技術】従来この種のファンアウト調整方式は、
階層間のインタフェースを考慮せずに下位階層，上位階
層を別々にファンアウト調整しているので、上位階層で
ファンアウト調整を行う場合には、下位階層シンボルの
ピンに人手でファンイン（以下Ｆ／Ｉ）値，ファンアウ
ト（以下Ｆ／Ｏ）値を設定することにより、そのシンボ
ルに接続されるネットのファンアウト条件を満たすよう
に調整していた。
階層間のインタフェースを考慮せずに下位階層，上位階
層を別々にファンアウト調整しているので、上位階層で
ファンアウト調整を行う場合には、下位階層シンボルの
ピンに人手でファンイン（以下Ｆ／Ｉ）値，ファンアウ
ト（以下Ｆ／Ｏ）値を設定することにより、そのシンボ
ルに接続されるネットのファンアウト条件を満たすよう
に調整していた。
【０００３】
【発明が解決しようとする課題】この従来のファンアウ
ト調整方式では、上位階層のファンアウト調整を行う時
に人手でＦ／Ｉ値，Ｆ／Ｏ値を設定しているため、下位
階層のＦ／Ｉ値，Ｆ／Ｏ値との不一致が起こって正しく
ファンアウト調整ができないことになり、回路図の品質
が低下するとう問題点があった。
ト調整方式では、上位階層のファンアウト調整を行う時
に人手でＦ／Ｉ値，Ｆ／Ｏ値を設定しているため、下位
階層のＦ／Ｉ値，Ｆ／Ｏ値との不一致が起こって正しく
ファンアウト調整ができないことになり、回路図の品質
が低下するとう問題点があった。
【０００４】
【課題を解決するための手段】本発明のファンアウト調
整方式は、電子回路図の回路動作を保障するために行う
ファンアウト調整方式において、論理回路図を表現した
回路情報と，その回路情報の階層関係を表現した階層情
報と，下位階層の前記回路情報が示す回路のファンアウ
トの調整結果をあらわすファンアウト情報とを記憶する
データ記憶装置と、前記階層情報より下位の階層からフ
ァンアウト調整をするように順番を設定する調整順設定
手段と，前記下位階層の前記ファンアウトの調整結果を
前記ファンアウト情報として出力し上位階層でその結果
を設定するための情報を入力するファンアウト情報入出
力手段と，下位に階層がある場合はその下位階層の前記
ファンアウトの調整結果を入力しファンアウト条件をチ
ェックして条件を満たすようにバッファ素子を挿入しフ
ァンアウト調整して上位に階層がある場合はそのファン
アウト調整結果を出力するファンアウト調整手段とから
構成される階層間ファンアウト調整装置と、を備えて構
成されている。
整方式は、電子回路図の回路動作を保障するために行う
ファンアウト調整方式において、論理回路図を表現した
回路情報と，その回路情報の階層関係を表現した階層情
報と，下位階層の前記回路情報が示す回路のファンアウ
トの調整結果をあらわすファンアウト情報とを記憶する
データ記憶装置と、前記階層情報より下位の階層からフ
ァンアウト調整をするように順番を設定する調整順設定
手段と，前記下位階層の前記ファンアウトの調整結果を
前記ファンアウト情報として出力し上位階層でその結果
を設定するための情報を入力するファンアウト情報入出
力手段と，下位に階層がある場合はその下位階層の前記
ファンアウトの調整結果を入力しファンアウト条件をチ
ェックして条件を満たすようにバッファ素子を挿入しフ
ァンアウト調整して上位に階層がある場合はそのファン
アウト調整結果を出力するファンアウト調整手段とから
構成される階層間ファンアウト調整装置と、を備えて構
成されている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のファンアウト調整方式の一実施例を
示すブロック図、図２は図１における階層間ファンアウ
ト調整装置の動作を説明するためのフローチャート、図
３は階層設計された一例の回路図、図４（ａ），（ｂ）
は図３における最下位階層の回路図のファンアウト調整
前，後を示す図、図５（ａ），（ｂ）は図３における階
層の回路図のファンアウト調整前，後を示す図、図６は
下位階層の回路情報が示す回路のファンアウトの調整結
果をあらわすファンアウト情報を示す図である。
る。図１は本発明のファンアウト調整方式の一実施例を
示すブロック図、図２は図１における階層間ファンアウ
ト調整装置の動作を説明するためのフローチャート、図
３は階層設計された一例の回路図、図４（ａ），（ｂ）
は図３における最下位階層の回路図のファンアウト調整
前，後を示す図、図５（ａ），（ｂ）は図３における階
層の回路図のファンアウト調整前，後を示す図、図６は
下位階層の回路情報が示す回路のファンアウトの調整結
果をあらわすファンアウト情報を示す図である。
【０００６】図１を参照すると、本実施例は入出力装置
１１０と、演算処理装置１２０と、データ記憶装置１３
０と、階層間ファンアウト調整装置１４０とから構成さ
れている。
１１０と、演算処理装置１２０と、データ記憶装置１３
０と、階層間ファンアウト調整装置１４０とから構成さ
れている。
【０００７】データ記憶装置１３０は論理回路図を表現
した回路情報１３１と、その回路情報の階層関係を表現
した階層情報１３２と、下位階層の回路情報が示す回路
のファンアウトの調整結果をあらわすファンアウト情報
１３３とからなる。
した回路情報１３１と、その回路情報の階層関係を表現
した階層情報１３２と、下位階層の回路情報が示す回路
のファンアウトの調整結果をあらわすファンアウト情報
１３３とからなる。
【０００８】また、階層間ファンアウト調整装置１４０
は調整順設定手段１４１と、ファンアウト情報入出力手
段１４２と、ファンアウト調整手段１４３とを有してお
り、ハードウェアおよびソフトウェアにより実現され
る。そして、調整順設定手段１４１は階層情報１３２よ
り下位の階層からファンアウト調整をするように順番を
設定する。ファンアウト情報入出力手段１４２は下位階
層の調整結果をファンアウト情報１３３として出力し、
上位階層でその結果を設定するための情報を入力する。
また、ファンアウト調整手段１４３は下位に階層がある
場合はその下位階層のファンアウト調整結果を入力し、
ファンアウト条件をチェックして条件を満たすようにバ
ッファ素子を挿入し、ファンアウト調整して上位に階層
がある場合はそのファンアウト調整結果を出力する。
は調整順設定手段１４１と、ファンアウト情報入出力手
段１４２と、ファンアウト調整手段１４３とを有してお
り、ハードウェアおよびソフトウェアにより実現され
る。そして、調整順設定手段１４１は階層情報１３２よ
り下位の階層からファンアウト調整をするように順番を
設定する。ファンアウト情報入出力手段１４２は下位階
層の調整結果をファンアウト情報１３３として出力し、
上位階層でその結果を設定するための情報を入力する。
また、ファンアウト調整手段１４３は下位に階層がある
場合はその下位階層のファンアウト調整結果を入力し、
ファンアウト条件をチェックして条件を満たすようにバ
ッファ素子を挿入し、ファンアウト調整して上位に階層
がある場合はそのファンアウト調整結果を出力する。
【０００９】続いて本実施例の動作について図１，図２
と、具体例を示す図３，〜図６を用いて説明する。図３
に示す階層設計された回路図では、ＡＡＡ，〜ＤＤＤは
階層マクロシンボルであり、回路図名と一致している。
図４，図５はそれぞれ図３における階層マクロシンボル
ＤＤＤ，ＢＢＢの回路図であり、図４（ａ），図５
（ａ）はファン調整前の回路図、図４（ｂ），図５
（ｂ）はファンアウト調整後の回路図である。ここで
ａ，〜ｙは回路シンボルを、Ｔ１，〜Ｔ３は図４では端
子を、図５では図４に対応するシンボルピンを、ＮＥＴ
×××はシンボル間を接続する信号線の信号名を、回路
シンボル近傍に記されている数字はそのシンボルピンに
設定されているＦ／Ｉ値またはＦ／Ｏ値を表している。
図６は下位階層の回路情報が示す回路のファンアウトの
調整結果をあらわすファンアウト情報であり、（Ａ）は
階層マクロシンボル名、（Ｂ）は（Ａ）の階層マクロの
入力端子と出力端子とのファンアウトを調整した結果を
示し、（ａ）は階層マクロシンボル名”ＤＤＤ”、
（ｂ）は（ａ）の階層マクロの入力端子Ｔ１のファンア
ウトを調整した結果、（ｃ），（ｄ）は（ａ）の階層マ
クロの出力端子Ｔ２，Ｔ３のファンアウトを調整した結
果をそれぞれ表している。
と、具体例を示す図３，〜図６を用いて説明する。図３
に示す階層設計された回路図では、ＡＡＡ，〜ＤＤＤは
階層マクロシンボルであり、回路図名と一致している。
図４，図５はそれぞれ図３における階層マクロシンボル
ＤＤＤ，ＢＢＢの回路図であり、図４（ａ），図５
（ａ）はファン調整前の回路図、図４（ｂ），図５
（ｂ）はファンアウト調整後の回路図である。ここで
ａ，〜ｙは回路シンボルを、Ｔ１，〜Ｔ３は図４では端
子を、図５では図４に対応するシンボルピンを、ＮＥＴ
×××はシンボル間を接続する信号線の信号名を、回路
シンボル近傍に記されている数字はそのシンボルピンに
設定されているＦ／Ｉ値またはＦ／Ｏ値を表している。
図６は下位階層の回路情報が示す回路のファンアウトの
調整結果をあらわすファンアウト情報であり、（Ａ）は
階層マクロシンボル名、（Ｂ）は（Ａ）の階層マクロの
入力端子と出力端子とのファンアウトを調整した結果を
示し、（ａ）は階層マクロシンボル名”ＤＤＤ”、
（ｂ）は（ａ）の階層マクロの入力端子Ｔ１のファンア
ウトを調整した結果、（ｃ），（ｄ）は（ａ）の階層マ
クロの出力端子Ｔ２，Ｔ３のファンアウトを調整した結
果をそれぞれ表している。
【００１０】先ず図３に示すような階層設計された回路
情報１３１がデータ記憶装置１３０に記憶されている。
またこの回路情報１３１の階層関係を記した階層情報１
３２もデータ記憶装置１３０に記憶されている。この階
層情報１３２より下位の階層から逆順に調整するように
順番を設定する。ここでは、回路図ＤＤＤ，ＢＢＢ，Ｃ
ＣＣ，ＡＡＡの順となる（ステップ２１）。次にステッ
プ２１で設定された順に回路情報１３１を入力する。
情報１３１がデータ記憶装置１３０に記憶されている。
またこの回路情報１３１の階層関係を記した階層情報１
３２もデータ記憶装置１３０に記憶されている。この階
層情報１３２より下位の階層から逆順に調整するように
順番を設定する。ここでは、回路図ＤＤＤ，ＢＢＢ，Ｃ
ＣＣ，ＡＡＡの順となる（ステップ２１）。次にステッ
プ２１で設定された順に回路情報１３１を入力する。
【００１１】最初に入力される回路図はＤＤＤで、図４
（ａ）に示すような構成になっている（ステップ２
２）。この図面から信号線（ネット）ごとに信号系列内
の情報を抽出する（ステップ２３）。ＮＥＴＡの系列か
らは端子Ｔ１と回路シンボルａ乃至ｄを得る。この系列
内には下位階層がないためステップ２５はスキップする
（ステップ２４）。ここで系列内で出力源となる端子Ｔ
１をＦ／Ｏ源とし、各シンボルピンのＦ／Ｉ値を求める
（ステップ２６）。求めたＦ／Ｉ値，Ｆ／Ｏ値を次のフ
ァンアウト条件式に当てはめ、条件を満たしていない場
合はバッファを系列内に挿入して条件を満たすように設
定する（ステップ２７）。
（ａ）に示すような構成になっている（ステップ２
２）。この図面から信号線（ネット）ごとに信号系列内
の情報を抽出する（ステップ２３）。ＮＥＴＡの系列か
らは端子Ｔ１と回路シンボルａ乃至ｄを得る。この系列
内には下位階層がないためステップ２５はスキップする
（ステップ２４）。ここで系列内で出力源となる端子Ｔ
１をＦ／Ｏ源とし、各シンボルピンのＦ／Ｉ値を求める
（ステップ２６）。求めたＦ／Ｉ値，Ｆ／Ｏ値を次のフ
ァンアウト条件式に当てはめ、条件を満たしていない場
合はバッファを系列内に挿入して条件を満たすように設
定する（ステップ２７）。
【００１２】ファンアウト条件式は、Ｆ／Ｏ値≧Ｆ／Ｉ
値の和であり、図４（ａ）に示すＮＥＴＡでは４＜２＋
２＋２＋２であるため条件を満たしていないので、図４
（ｂ）に示すようにバッファｊ，ｋを挿入して条件を満
たすように調整する。同様にＮＥＴＢにおいても調整を
行うが、この系列内の端子Ｔ２にはＦ／Ｉ値が設定され
ていないが、内部のシンボルとは１：１で接続されてい
るため調整は行わない。同様にＮＥＴＣにおいても、系
列内の端子Ｔ３にはＦ／Ｉ値が設定されていないが、内
部と多数接続されているため内部と分けるためバッファ
ｌを挿入する。その後上述と同様に系列内を調整する。
値の和であり、図４（ａ）に示すＮＥＴＡでは４＜２＋
２＋２＋２であるため条件を満たしていないので、図４
（ｂ）に示すようにバッファｊ，ｋを挿入して条件を満
たすように調整する。同様にＮＥＴＢにおいても調整を
行うが、この系列内の端子Ｔ２にはＦ／Ｉ値が設定され
ていないが、内部のシンボルとは１：１で接続されてい
るため調整は行わない。同様にＮＥＴＣにおいても、系
列内の端子Ｔ３にはＦ／Ｉ値が設定されていないが、内
部と多数接続されているため内部と分けるためバッファ
ｌを挿入する。その後上述と同様に系列内を調整する。
【００１３】次に、この回路図は上位で使用しているた
め（ステップ２８でＹｅｓ）、上位との切り口となる端
子のファンアウト調整結果を上位でのシンボルのＦ／Ｉ
値，Ｆ／Ｏ値として、つまり入力端子はＦ／Ｉ値，出力
端子はＦ／Ｏ値をファンアウト情報１３３へ出力する
（ステップ２９）。ここでは図６に示すように階層マク
ロシンボル名”ＤＤＤ”の入力端子Ｔ１はＦ／Ｉ値
“４”，出力端子Ｔ２はＦ／Ｏ値を“４”，出力端子Ｔ
３はＦ／Ｏ値を“４”と出力する。以上により回路図Ｄ
ＤＤのファンアウト調整ができたことになる。
め（ステップ２８でＹｅｓ）、上位との切り口となる端
子のファンアウト調整結果を上位でのシンボルのＦ／Ｉ
値，Ｆ／Ｏ値として、つまり入力端子はＦ／Ｉ値，出力
端子はＦ／Ｏ値をファンアウト情報１３３へ出力する
（ステップ２９）。ここでは図６に示すように階層マク
ロシンボル名”ＤＤＤ”の入力端子Ｔ１はＦ／Ｉ値
“４”，出力端子Ｔ２はＦ／Ｏ値を“４”，出力端子Ｔ
３はＦ／Ｏ値を“４”と出力する。以上により回路図Ｄ
ＤＤのファンアウト調整ができたことになる。
【００１４】次に図５に示す回路図ＢＢＢのファンアウ
ト調整を行うが、ステップ２４でＢＢＢは下位階層ＤＤ
Ｄを有すると判断され、そのシンボルピンのＦ／Ｉ，Ｆ
／Ｏ値はファンアウト情報１３３から入力する（ステッ
プ２５）。ＤＤＤのピンＴ１，Ｔ２，Ｔ３にはそれぞれ
Ｆ／Ｉ値“４”，Ｆ／Ｏ値“４”が設定され、ＮＥＴ
Ｄ，ＮＥＴＥ，ＮＥＴＦはファンアウト調整することが
できる。
ト調整を行うが、ステップ２４でＢＢＢは下位階層ＤＤ
Ｄを有すると判断され、そのシンボルピンのＦ／Ｉ，Ｆ
／Ｏ値はファンアウト情報１３３から入力する（ステッ
プ２５）。ＤＤＤのピンＴ１，Ｔ２，Ｔ３にはそれぞれ
Ｆ／Ｉ値“４”，Ｆ／Ｏ値“４”が設定され、ＮＥＴ
Ｄ，ＮＥＴＥ，ＮＥＴＦはファンアウト調整することが
できる。
【００１５】本実施例では、以上の手順で回路図ＣＣ
Ｃ，ＡＡＡについても同様にファンアウト調整を行い、
回路全体をファンアウト調整することができる。
Ｃ，ＡＡＡについても同様にファンアウト調整を行い、
回路全体をファンアウト調整することができる。
【００１６】
【発明の効果】以上説明したように本発明は、電子回路
図の回路動作を保障するために行うファンアウト調整方
式において、論理回路図を表現した回路情報と，その回
路情報の階層関係を表現した階層情報と，下位階層のフ
ァンアウト調整結果を表現しておくファンアウト情報と
を記憶するデータ記憶装置と、階層情報より下位の階層
からファンアウト調整をするように順番を設定する調整
順設定手段と，下位階層の調整結果をファンアウト情報
として出力し上位階層でその結果を設定するための情報
を入力するファンアウト情報入出力手段と，下位に階層
がある場合はその下位階層のファンアウト調整結果を入
力しファンアウト条件をチェックして条件を満たすよう
にバッファ素子を挿入しファンアウト調整して上位に階
層がある場合はそのファンアウト調整結果を出力するフ
ァンアウト調整手段とから構成される階層間ファンアウ
ト調整装置とを備えることにより、階層設計された論理
回路図を階層間にまたがってファンアウト調整を行うの
で、高品質の回路図を得ることができ、また容易に階層
設計できるようになり設計者の工数が大幅に削減される
という効果を有する。
図の回路動作を保障するために行うファンアウト調整方
式において、論理回路図を表現した回路情報と，その回
路情報の階層関係を表現した階層情報と，下位階層のフ
ァンアウト調整結果を表現しておくファンアウト情報と
を記憶するデータ記憶装置と、階層情報より下位の階層
からファンアウト調整をするように順番を設定する調整
順設定手段と，下位階層の調整結果をファンアウト情報
として出力し上位階層でその結果を設定するための情報
を入力するファンアウト情報入出力手段と，下位に階層
がある場合はその下位階層のファンアウト調整結果を入
力しファンアウト条件をチェックして条件を満たすよう
にバッファ素子を挿入しファンアウト調整して上位に階
層がある場合はそのファンアウト調整結果を出力するフ
ァンアウト調整手段とから構成される階層間ファンアウ
ト調整装置とを備えることにより、階層設計された論理
回路図を階層間にまたがってファンアウト調整を行うの
で、高品質の回路図を得ることができ、また容易に階層
設計できるようになり設計者の工数が大幅に削減される
という効果を有する。
【図１】本発明のファンアウト調整方式の一実施例を示
すブロック図である。
すブロック図である。
【図２】図１における階層間ファンアウト調整装置の動
作を説明するためのフローチャートである。
作を説明するためのフローチャートである。
【図３】階層設計された一例の回路図である。
【図４】（ａ），（ｂ）は図３における最下位階層の回
路図のファンアウト調整前，後を示す図である。
路図のファンアウト調整前，後を示す図である。
【図５】（ａ），（ｂ）は図３における階層の回路図の
ファンアウト調整前，後を示す図である。
ファンアウト調整前，後を示す図である。
【図６】下位階層の回路情報が示す回路のファンアウト
の調整結果をあらわすファンアウト情報を示す図であ
る。
の調整結果をあらわすファンアウト情報を示す図であ
る。
１１０ 入出力装置 １２０ 演算処理装置 １３０ データ記憶装置 １３１ 回路情報 １３２ 階層情報 １３３ ファンアウト情報 １４０ 階層間ファンアウト調整装置 １４１ 調整順設定手段 １４２ ファンアウト情報入出力手段 １４３ ファンアウト調整手段
Claims (1)
- 【請求項１】 電子回路図の回路動作を保障するために
行うファンアウト調整方式において、 論理回路図を表現した回路情報と，その回路情報の階層
関係を表現した階層情報と，下位階層の前記回路情報が
示す回路のファンアウトの調整結果をあらわすファンア
ウト情報とを記憶するデータ記憶装置と、 前記階層情報より下位の階層からファンアウト調整をす
るように順番を設定する調整順設定手段と，前記下位階
層の前記ファンアウトの調整結果を前記ファンアウト情
報として出力し上位階層でその結果を設定するための情
報を入力するファンアウト情報入出力手段と，下位に階
層がある場合はその下位階層の前記ファンアウトの調整
結果を入力しファンアウト条件をチェックして条件を満
たすようにバッファ素子を挿入しファンアウト調整して
上位に階層がある場合はそのファンアウト調整結果を出
力するファンアウト調整手段とから構成される階層間フ
ァンアウト調整装置と、 を備えることを特徴とするファンアウト調整方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4207657A JP2959292B2 (ja) | 1992-08-04 | 1992-08-04 | ファンアウト調整方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4207657A JP2959292B2 (ja) | 1992-08-04 | 1992-08-04 | ファンアウト調整方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0652248A JPH0652248A (ja) | 1994-02-25 |
| JP2959292B2 true JP2959292B2 (ja) | 1999-10-06 |
Family
ID=16543406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4207657A Expired - Lifetime JP2959292B2 (ja) | 1992-08-04 | 1992-08-04 | ファンアウト調整方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959292B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003085222A (ja) | 2001-09-06 | 2003-03-20 | Mitsubishi Electric Corp | 自動配置配線装置、自動配置配線方法及び自動配置配線プログラム |
| JP5562359B2 (ja) | 2010-02-03 | 2014-07-30 | 富士通株式会社 | 回路設計方法、回路設計システム及びプログラム |
-
1992
- 1992-08-04 JP JP4207657A patent/JP2959292B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0652248A (ja) | 1994-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990629 |