JP2956314B2 - ディザ回路 - Google Patents
ディザ回路Info
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- JP2956314B2 JP2956314B2 JP26590991A JP26590991A JP2956314B2 JP 2956314 B2 JP2956314 B2 JP 2956314B2 JP 26590991 A JP26590991 A JP 26590991A JP 26590991 A JP26590991 A JP 26590991A JP 2956314 B2 JP2956314 B2 JP 2956314B2
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- Japan
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- dither
- circuit
- digital
- input signal
- signal
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号処理回路
におけるディザ回路に関するものである。
におけるディザ回路に関するものである。
【０００２】
【従来の技術】近年、デジタル信号処理回路において、
ＩＩＲ（無限応答）回路が多用されている。ＩＩＲ回路
において、入力信号がゼロである時、出力がゼロになら
ず、ある周期的なノイズが発生する。一般的にこのノイ
ズのことをリミットサイクルと呼んでいる。このリミッ
トサイクルを防止するために、入力信号とは別にディザ
と呼ばれるノイズを混入することが一般的に防止策とし
て行われている。
ＩＩＲ（無限応答）回路が多用されている。ＩＩＲ回路
において、入力信号がゼロである時、出力がゼロになら
ず、ある周期的なノイズが発生する。一般的にこのノイ
ズのことをリミットサイクルと呼んでいる。このリミッ
トサイクルを防止するために、入力信号とは別にディザ
と呼ばれるノイズを混入することが一般的に防止策とし
て行われている。
【０００３】以下図面を参照しながら、上述した従来の
ディザ回路の一例について説明する。図２は従来のディ
ザ回路のブロック図を示すものである。図２において、
１はデジタル入力端子、４はディザ発生回路、５は加算
器、６は信号処理回路、７はデジタル出力端子である。
従来のディザ回路では入力信号に関係なくディザが加算
され、リミットサイクルが起きないような構成となって
いた。
ディザ回路の一例について説明する。図２は従来のディ
ザ回路のブロック図を示すものである。図２において、
１はデジタル入力端子、４はディザ発生回路、５は加算
器、６は信号処理回路、７はデジタル出力端子である。
従来のディザ回路では入力信号に関係なくディザが加算
され、リミットサイクルが起きないような構成となって
いた。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来のディザ回路では、入力信号に関係なく常に一
定のディザを加算していた為、入力信号が微小レベルの
時、加えているディザによるＳＮ比の悪化を招き、逆に
ＳＮ比を悪化させないように加えているディザのレベル
を小さくすると入力信号がデジタルゼロの時のリミット
サイクルを完全に防止できないという問題点を有してい
た。
うな従来のディザ回路では、入力信号に関係なく常に一
定のディザを加算していた為、入力信号が微小レベルの
時、加えているディザによるＳＮ比の悪化を招き、逆に
ＳＮ比を悪化させないように加えているディザのレベル
を小さくすると入力信号がデジタルゼロの時のリミット
サイクルを完全に防止できないという問題点を有してい
た。
【０００５】本発明は、上記従来の問題点に鑑み、微小
信号の入力時はＳＮ比を悪化させることはなく、入力信
号がデジタルゼロの時はリミットサイクルを完全に防止
できるディザ回路を提供することを目的としてなされた
ものである。
信号の入力時はＳＮ比を悪化させることはなく、入力信
号がデジタルゼロの時はリミットサイクルを完全に防止
できるディザ回路を提供することを目的としてなされた
ものである。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に本発明のディザ回路は、入力信号がデジタルゼロであ
ることを検出するデジタルゼロ検出回路と、前記デジタ
ルゼロ検出回路によりディザレベルを切り換えるディザ
レベル切り換え回路と、レベルの異なったディザを発生
するディザ発生回路と、入力信号とディザ発生回路の出
力を加算する加算器を具備し、前記デジタルゼロ検出回
路により入力信号がデジタルゼロであることを検出した
時、前記ディザレベル切り換え回路より前記ディザ発生
回路から発生するディザのレベルを大きくしたものであ
る。
に本発明のディザ回路は、入力信号がデジタルゼロであ
ることを検出するデジタルゼロ検出回路と、前記デジタ
ルゼロ検出回路によりディザレベルを切り換えるディザ
レベル切り換え回路と、レベルの異なったディザを発生
するディザ発生回路と、入力信号とディザ発生回路の出
力を加算する加算器を具備し、前記デジタルゼロ検出回
路により入力信号がデジタルゼロであることを検出した
時、前記ディザレベル切り換え回路より前記ディザ発生
回路から発生するディザのレベルを大きくしたものであ
る。
【０００７】
【作用】本発明は上記した構成によって、微小信号の入
力時はＳＮ比を悪化させることはなく、入力信号がデジ
タルゼロの時は前記デジタルゼロ検出回路により入力信
号がデジタルゼロであることを検出し、前記ディザレベ
ル切り換え回路より前記ディザ発生回路から発生するデ
ィザのレベルを大きくすることによりリミットサイクル
を防止できる。
力時はＳＮ比を悪化させることはなく、入力信号がデジ
タルゼロの時は前記デジタルゼロ検出回路により入力信
号がデジタルゼロであることを検出し、前記ディザレベ
ル切り換え回路より前記ディザ発生回路から発生するデ
ィザのレベルを大きくすることによりリミットサイクル
を防止できる。
【０００８】
【実施例】以下本発明の実施例について、図１を参照し
ながら詳細に説明する。図１は本発明の実施例における
ディザ回路のブロック図を示すものである。
ながら詳細に説明する。図１は本発明の実施例における
ディザ回路のブロック図を示すものである。
【０００９】図１において、１はデジタル入力端子、２
はデジタル入力端子１に入力されたデジタル信号がデジ
タルゼロであることを検出して出力を出すデジタルゼロ
検出回路、３はデジタルゼロ検出回路２の検出出力によ
ってディザ発生回路４から発生するディザのレベルを切
り換えるディザレベル切り換え回路、５はデジタル入力
端子１に入力されたデジタル信号とディザ発生回路４か
ら発生されたディザを加算する加算器、６は信号処理回
路、７はデジタル出力端子である。
はデジタル入力端子１に入力されたデジタル信号がデジ
タルゼロであることを検出して出力を出すデジタルゼロ
検出回路、３はデジタルゼロ検出回路２の検出出力によ
ってディザ発生回路４から発生するディザのレベルを切
り換えるディザレベル切り換え回路、５はデジタル入力
端子１に入力されたデジタル信号とディザ発生回路４か
ら発生されたディザを加算する加算器、６は信号処理回
路、７はデジタル出力端子である。
【００１０】以上のように構成されたディザ回路につい
て、以下その動作について説明する。まずデジタル入力
端子１にデジタル信号が入力されて、デジタル信号がデ
ジタルゼロでない時は、ディザ発生回路４から微小レベ
ルのＳＮ比を劣化させないある一定レベルのディザが加
算器５により入力信号に加算されている。デジタル入力
信号がデジタルゼロになると、デジタルゼロ検出回路２
により、入力信号がデジタルゼロであることを検出し、
その出力をディザレベル切り換え回路３に送ることによ
りディザ発生回路４の発生レベルを入力信号がデジタル
ゼロでない時よりも大きくするように動作する。大きく
なったディザを加算器５により入力信号に加算し、それ
が信号処理回路６の入力となり信号処理され、デジテル
出力端子７から出力される。信号処理回路６の入力はあ
る程度の大きな入力信号なので、リミットサイクルは起
きない。またディザ発生回路のディザはＭ系列等のラン
ダムデ−タが適しているが、特に限定されたデ−タであ
る必要はない。
て、以下その動作について説明する。まずデジタル入力
端子１にデジタル信号が入力されて、デジタル信号がデ
ジタルゼロでない時は、ディザ発生回路４から微小レベ
ルのＳＮ比を劣化させないある一定レベルのディザが加
算器５により入力信号に加算されている。デジタル入力
信号がデジタルゼロになると、デジタルゼロ検出回路２
により、入力信号がデジタルゼロであることを検出し、
その出力をディザレベル切り換え回路３に送ることによ
りディザ発生回路４の発生レベルを入力信号がデジタル
ゼロでない時よりも大きくするように動作する。大きく
なったディザを加算器５により入力信号に加算し、それ
が信号処理回路６の入力となり信号処理され、デジテル
出力端子７から出力される。信号処理回路６の入力はあ
る程度の大きな入力信号なので、リミットサイクルは起
きない。またディザ発生回路のディザはＭ系列等のラン
ダムデ−タが適しているが、特に限定されたデ−タであ
る必要はない。
【００１１】以上のように本実施例によれば、入力信号
がデジタルゼロであることを検出した時、ディザのレベ
ルを大きくして加算することによりリミットサイクルを
防ぐことが可能である。
がデジタルゼロであることを検出した時、ディザのレベ
ルを大きくして加算することによりリミットサイクルを
防ぐことが可能である。
【００１２】
【発明の効果】以上のように本発明は、前記デジタルゼ
ロ検出回路により入力信号がデジタルゼロであることを
検出した時、前記ディザレベル切り換え回路より前記デ
ィザ発生回路から発生するディザのレベルを大きくした
ことにより入力信号が微小レベルの時はＳＮ比を悪化さ
せることがなく、入力信号がデジタルゼロの時はリミッ
トサイクルを防止することができる。
ロ検出回路により入力信号がデジタルゼロであることを
検出した時、前記ディザレベル切り換え回路より前記デ
ィザ発生回路から発生するディザのレベルを大きくした
ことにより入力信号が微小レベルの時はＳＮ比を悪化さ
せることがなく、入力信号がデジタルゼロの時はリミッ
トサイクルを防止することができる。
【図１】本発明の第１の実施例におけるディザ回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】従来のディザ回路の構成を示すブロック図であ
る。
る。
１ デジタル入力端子 ２ デジタルゼロ検出回路 ３ ディザレベル切り換え回路 ４ ディザ発生回路 ５ 加算器 ６ 信号処理回路 ７ デジタル出力端子
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03H 17/02 641 H03M 1/08 H03M 3/00
Claims (1)
- 【請求項１】 デジタル信号処理回路において、入力信
号がデジタルゼロであることを検出するデジタルゼロ検
出回路と、前記デジタルゼロ検出回路によりディザレベ
ルを切り換えるディザレベル切り換え回路と、レベルの
異なったディザを発生するディザ発生回路と、入力信号
とディザ発生回路の出力を加算する加算器を具備し、前
記デジタルゼロ検出回路により入力信号がデジタルゼロ
であることを検出した時、前記ディザレベル切り換え回
路より前記ディザ発生回路から発生するディザのレベル
を大きくしたことを特徴とするディザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26590991A JP2956314B2 (ja) | 1991-10-15 | 1991-10-15 | ディザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26590991A JP2956314B2 (ja) | 1991-10-15 | 1991-10-15 | ディザ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110384A JPH05110384A (ja) | 1993-04-30 |
| JP2956314B2 true JP2956314B2 (ja) | 1999-10-04 |
Family
ID=17423790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26590991A Expired - Fee Related JP2956314B2 (ja) | 1991-10-15 | 1991-10-15 | ディザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956314B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3981458B2 (ja) | 1998-03-10 | 2007-09-26 | アイコム株式会社 | デジタルフィルタ |
-
1991
- 1991-10-15 JP JP26590991A patent/JP2956314B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05110384A (ja) | 1993-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |