JPS61107874A - 画信号処理回路 - Google Patents
画信号処理回路Info
- Publication number
- JPS61107874A JPS61107874A JP59227807A JP22780784A JPS61107874A JP S61107874 A JPS61107874 A JP S61107874A JP 59227807 A JP59227807 A JP 59227807A JP 22780784 A JP22780784 A JP 22780784A JP S61107874 A JPS61107874 A JP S61107874A
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- circuit
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- level
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、画信号を２値化により白レベル出力と黒レベ
ル出力とに処理する画信号処理回路に関する。
ル出力とに処理する画信号処理回路に関する。
一般にこのような画信号処理回路は、アナログ回路によ
って構成されたものが多く、第５図の画信号出力とスレ
ッショルドレベルとの関係を示す波形のように、画信号
出力１と抵抗やコンデンサ等の組合せ薔こよる放電また
は充電時定数で設定されるスレッショルドレベル２との
大小を判断し、この判断に基づき白黒レベルの２値化処
理を行っていた。
って構成されたものが多く、第５図の画信号出力とスレ
ッショルドレベルとの関係を示す波形のように、画信号
出力１と抵抗やコンデンサ等の組合せ薔こよる放電また
は充電時定数で設定されるスレッショルドレベル２との
大小を判断し、この判断に基づき白黒レベルの２値化処
理を行っていた。
上記のような画信号処理回路では、黒い部分の中の細い
白線や白い部分の中の細い黒線等の他の部分に比べて短
時間に波形を急激に変化させる部分においては、その時
間内にスレッショルドレベルが追従して変化できないた
めに第６図の２値出力波形３における点線部分が検出さ
れず、白ぬけしたり、又は黒くつぶれたりして、画像が
ぼけて解像度が悪くなる問題点があった。
白線や白い部分の中の細い黒線等の他の部分に比べて短
時間に波形を急激に変化させる部分においては、その時
間内にスレッショルドレベルが追従して変化できないた
めに第６図の２値出力波形３における点線部分が検出さ
れず、白ぬけしたり、又は黒くつぶれたりして、画像が
ぼけて解像度が悪くなる問題点があった。
本発明は、上記問題点に鑑みなされたもので、２値化処
理するための画信号出力の変化をデジタル変換し、スレ
ッショルドレベルをこの変化１ごともない逐次変化させ
て、画像の白ぬけや黒いつぶれを防止し、鮮明な画像を
再生するための画信号処理回路を提供することを目的と
する。
理するための画信号出力の変化をデジタル変換し、スレ
ッショルドレベルをこの変化１ごともない逐次変化させ
て、画像の白ぬけや黒いつぶれを防止し、鮮明な画像を
再生するための画信号処理回路を提供することを目的と
する。
本発明では、白レベルピーク出力と黒レベルピーク出力
とを逐次検出する検出回路と、２値化処理するために検
出された白レベルピーク出力と黒レベルピーク出力との
平均値を逐次算出する演算回路と、該演算回路の出力の
限界値を設定するリミッタ回路とを具え、該リミッタ回
路を介して出力される前記演算回路の出力を前記スレッ
ショルドレベルとし、このスレッショルドレベルと画信
号出力とを比較し２値化処理することにより、鮮明な画
像を再生することを特徴とする。
とを逐次検出する検出回路と、２値化処理するために検
出された白レベルピーク出力と黒レベルピーク出力との
平均値を逐次算出する演算回路と、該演算回路の出力の
限界値を設定するリミッタ回路とを具え、該リミッタ回
路を介して出力される前記演算回路の出力を前記スレッ
ショルドレベルとし、このスレッショルドレベルと画信
号出力とを比較し２値化処理することにより、鮮明な画
像を再生することを特徴とする。
本発明の実施例を第１図乃至第４図により説明する。
第１図は、本発明のブロック図を示し、第１図中５はサ
ンプルホールド回路で、このサンプルホールド回路５に
は画信号入力端子６から画信号が増幅器７を介して入力
され、各読取ビットごとに安定したレベルに保たれる。
ンプルホールド回路で、このサンプルホールド回路５に
は画信号入力端子６から画信号が増幅器７を介して入力
され、各読取ビットごとに安定したレベルに保たれる。
サンプルホールド回路５から出力した画信号は、Ａ ／
Ｄ変換器８でデジタル変換され４ビツトのデジタル値
としてラッチ回路９に入力される。このラッチ回路９で
は、入力信号を一定時間保持した後に比較回路１０に出
力する。この比較回路１０には、白出力ピーク検出回路
１１と黒出力ピーク検出回路１２とが夫々接続されてお
り、比較回路１０でタイムラグされた信号と、Ａ ／
Ｄ変換器８からの現在の信号とを比較し、白出力ピーク
検出回路１１または黒出カビーク検出回路１２のどちら
か一方に現在の信号を出力している。白出力ピーク検出
回路１１または黒出力ピーク検出回路１２では、前記比
較回路１０から信号が入力された特番こはその現在の信
号を保持してから加算及び除算回路１３に出力し、比較
回路１０からの入力信号がない時にはＡ／Ｄ変換回路８
から入力された前の状態の信号を保持してから上記同様
加算及び除算回路１３に出力する。この加算及び除算回
路１３では、両検出回路からの信号を演算し、得られた
値をリミッタ回路１４に出力している。この値はスレッ
シシルトレベル２１を示す値で、リミッタ回路１４では
該スレッシシルトレベル２１に対して限界値１７を設け
て、この限界値１７以内になるようスレッシシルトレベ
ルを制御している。リミッタ回路１４からのスレッシミ
ルドレベルを示す信号は、比較回路１５に入力され、Ａ
／ Ｄ変換器８からの画信号と比較される。したがっ
て画信号は、スレッショルドレベル２１により白出力と
黒出力に２値化され、２値出力波形として出力端子１６
から取り出すことができる。
Ｄ変換器８でデジタル変換され４ビツトのデジタル値
としてラッチ回路９に入力される。このラッチ回路９で
は、入力信号を一定時間保持した後に比較回路１０に出
力する。この比較回路１０には、白出力ピーク検出回路
１１と黒出力ピーク検出回路１２とが夫々接続されてお
り、比較回路１０でタイムラグされた信号と、Ａ ／
Ｄ変換器８からの現在の信号とを比較し、白出力ピーク
検出回路１１または黒出カビーク検出回路１２のどちら
か一方に現在の信号を出力している。白出力ピーク検出
回路１１または黒出力ピーク検出回路１２では、前記比
較回路１０から信号が入力された特番こはその現在の信
号を保持してから加算及び除算回路１３に出力し、比較
回路１０からの入力信号がない時にはＡ／Ｄ変換回路８
から入力された前の状態の信号を保持してから上記同様
加算及び除算回路１３に出力する。この加算及び除算回
路１３では、両検出回路からの信号を演算し、得られた
値をリミッタ回路１４に出力している。この値はスレッ
シシルトレベル２１を示す値で、リミッタ回路１４では
該スレッシシルトレベル２１に対して限界値１７を設け
て、この限界値１７以内になるようスレッシシルトレベ
ルを制御している。リミッタ回路１４からのスレッシミ
ルドレベルを示す信号は、比較回路１５に入力され、Ａ
／ Ｄ変換器８からの画信号と比較される。したがっ
て画信号は、スレッショルドレベル２１により白出力と
黒出力に２値化され、２値出力波形として出力端子１６
から取り出すことができる。
ここで、例えばＡ／Ｄ変換器８から、第２図に示す、デ
ジタル化された画信号出力波形２０が得られたとする。
ジタル化された画信号出力波形２０が得られたとする。
この画信号出力波形２０の領域１から４のイ直が白１０
０％のレベルにあるとき、スレッシシルトレベル２１は
５０チζこある。次の領域５でＡ ／ Ｄ変換回路８か
らの画信号出力が減少すると、ラッチ回路９でタイムラ
グされた出力（領域１から４の画信号出力）と領域５で
の現在の画信号出力とが比較回路１０で比較される。こ
の時は、前の状態の出力（領域１から４の画信号出力）
より、現在の画信号出力が小さいので、比較回路１０か
らの制御信号により黒出力ピーク検出回路１２を作動さ
せ、現在の画信号Ｙの入力および保持を行わさせる。一
方、白出力ピーク検出回路１１には、前の状態の画信号
Ｘが入力および保持されている。この両検出回路１１．
１２からの画信号出力Ｘ、Ｙを、加算及び除算回路で式
（Ｘ＋Ｙ）／２により演算を行わせる。その結果、第２
図の一点鎖線のスレッショルドレベル２１ａを得ること
ができる。このように領域５から８までは、前の画信号
出力より現在の画信号出力の方が減少している。従って
、白出力ピーク検出回路１１は、前の出力（領域１から
４の画信号出力）を保持して出力し、黒出力ピーク検出
回路１２は黒出力のピークレベルを逐次新しい画信号番
こして出力し、加算及び除算回路１３でスレッショルド
レベル２１を算出している。
０％のレベルにあるとき、スレッシシルトレベル２１は
５０チζこある。次の領域５でＡ ／ Ｄ変換回路８か
らの画信号出力が減少すると、ラッチ回路９でタイムラ
グされた出力（領域１から４の画信号出力）と領域５で
の現在の画信号出力とが比較回路１０で比較される。こ
の時は、前の状態の出力（領域１から４の画信号出力）
より、現在の画信号出力が小さいので、比較回路１０か
らの制御信号により黒出力ピーク検出回路１２を作動さ
せ、現在の画信号Ｙの入力および保持を行わさせる。一
方、白出力ピーク検出回路１１には、前の状態の画信号
Ｘが入力および保持されている。この両検出回路１１．
１２からの画信号出力Ｘ、Ｙを、加算及び除算回路で式
（Ｘ＋Ｙ）／２により演算を行わせる。その結果、第２
図の一点鎖線のスレッショルドレベル２１ａを得ること
ができる。このように領域５から８までは、前の画信号
出力より現在の画信号出力の方が減少している。従って
、白出力ピーク検出回路１１は、前の出力（領域１から
４の画信号出力）を保持して出力し、黒出力ピーク検出
回路１２は黒出力のピークレベルを逐次新しい画信号番
こして出力し、加算及び除算回路１３でスレッショルド
レベル２１を算出している。
次に領域９から１３においては、前の画信号出力（領域
８の画信号出力）より現在の画信号出力の方が増加して
いる。従って、思出力ピーク検出回路１２は、前の出力
を保持して出力し、日出力ピーク検出回路１１は日出力
のピークレベルを逐次新しい画信号にして出力し、加算
及び除算回路１３でスレッシ１ルドレベル２１を算出し
ている。
８の画信号出力）より現在の画信号出力の方が増加して
いる。従って、思出力ピーク検出回路１２は、前の出力
を保持して出力し、日出力ピーク検出回路１１は日出力
のピークレベルを逐次新しい画信号にして出力し、加算
及び除算回路１３でスレッシ１ルドレベル２１を算出し
ている。
同様に、領域１４以下の画信号出力の増加または減少を
逐次検出し、前の状態の画信号出力と現在の画信号出力
とによりスレッショルドレベル２１を逐次算出していく
と、領域１５，１７，１９の様な白の中の黒い細線や、
領域２９．３１の様な黒の中の白い細線においても適切
なスレッショルドレベルを検出することが可能となる。
逐次検出し、前の状態の画信号出力と現在の画信号出力
とによりスレッショルドレベル２１を逐次算出していく
と、領域１５，１７，１９の様な白の中の黒い細線や、
領域２９．３１の様な黒の中の白い細線においても適切
なスレッショルドレベルを検出することが可能となる。
この一点鎖線のスレッショルドレベル２１ａを含んだス
レッショルドレベル２１による画信号出力の２値化出力
波形を示すと第３図のごとくなる。
レッショルドレベル２１による画信号出力の２値化出力
波形を示すと第３図のごとくなる。
この２値化出力波形２２の領域５，１４．２４は、出力
が出出力レベル側に近いにもかかわらず無出力レベルに
判定され、領域９，２８は思出力レベル側ｉこ近いにも
かかわらず日出力レベルに判定されている。そこでこの
ような判定による不自然な画信号の強調を防ぐために加
算及び除算回路１３にリミッタ回路１４を接続して、ス
レッショルドレベル２１に対し所定の限界値１７を出出
力レベル側および思出力レベル側に設けて、急激な色の
変化をおさえている。つまり、第２図のリミッタ回路１
４から比較回路１５を介して出力される第４図に示す２
値化出力波形２３では、スレッショルドレベル２１が限
界値１７を越えると、限界値上にスレッシ１ルドレベル
２１ｂとして制御され。
が出出力レベル側に近いにもかかわらず無出力レベルに
判定され、領域９，２８は思出力レベル側ｉこ近いにも
かかわらず日出力レベルに判定されている。そこでこの
ような判定による不自然な画信号の強調を防ぐために加
算及び除算回路１３にリミッタ回路１４を接続して、ス
レッショルドレベル２１に対し所定の限界値１７を出出
力レベル側および思出力レベル側に設けて、急激な色の
変化をおさえている。つまり、第２図のリミッタ回路１
４から比較回路１５を介して出力される第４図に示す２
値化出力波形２３では、スレッショルドレベル２１が限
界値１７を越えると、限界値上にスレッシ１ルドレベル
２１ｂとして制御され。
出力レベルは変化前の出力レベルで表わされる。
従って領域５，１４．２４は日出力レベルに判定され、
領域９，２８では無出力レベルに判定されて出力される
。
領域９，２８では無出力レベルに判定されて出力される
。
（発明の効果〕
以上のように本発明は、２値化するためのスレッショル
ドレベルを画信号出力の変化にともない逐次変化させ、
さらにこのスレッショルドレベルに限界値を設けたので
、画像のぼけや色の不自然な変化を防止して鮮明な画像
を再生することができる。
ドレベルを画信号出力の変化にともない逐次変化させ、
さらにこのスレッショルドレベルに限界値を設けたので
、画像のぼけや色の不自然な変化を防止して鮮明な画像
を再生することができる。
第１図は本発明の実施例を示すブロック図、第２図は本
発明の画信号とスレッショルドレベルの関係図、第３図
は第１図からリミッタ回路を除いた場合の２値化出力波
形、！４図は第１図の２値化出力波形、第５図は従来の
画信号とスレッショルドレベルの関係図、第６図は第５
図の２値化出力波形である。 ５・・・サンプルホールド回路、６・・・画信号入力端
子、７・・増幅器、８・・・Ａ ／ Ｄ変換器、９・・
・ランチ回路、１０・・・比較回路、１１・・・日出力
ピーク検出回路、１２．・思出力ピーク検出回路、１３
・・加算及び除算回路、１４・・・リミッタ回路、１５
・・比較００路、１７・・スレッショルドレベルの限界
値、２工・・・スレッショルドレベル、２３・・・２値
化出力波形 １′Ｑ理人弁理士 則近憲佑（ほか１名）第５図 第６阿 手続ネ甫正書（方式） ％式％ １、事件の表示 昭和５９年特許願第２２７８０７号 ２、発明の名称 画信号処理回路 ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 刊０５ 東京都港区芝浦−丁目１番１号 株式会社東芝 本社事務所内 昭和６０年２月６日 （発送日 昭和６０年２月２６日） Ａ
発明の画信号とスレッショルドレベルの関係図、第３図
は第１図からリミッタ回路を除いた場合の２値化出力波
形、！４図は第１図の２値化出力波形、第５図は従来の
画信号とスレッショルドレベルの関係図、第６図は第５
図の２値化出力波形である。 ５・・・サンプルホールド回路、６・・・画信号入力端
子、７・・増幅器、８・・・Ａ ／ Ｄ変換器、９・・
・ランチ回路、１０・・・比較回路、１１・・・日出力
ピーク検出回路、１２．・思出力ピーク検出回路、１３
・・加算及び除算回路、１４・・・リミッタ回路、１５
・・比較００路、１７・・スレッショルドレベルの限界
値、２工・・・スレッショルドレベル、２３・・・２値
化出力波形 １′Ｑ理人弁理士 則近憲佑（ほか１名）第５図 第６阿 手続ネ甫正書（方式） ％式％ １、事件の表示 昭和５９年特許願第２２７８０７号 ２、発明の名称 画信号処理回路 ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 刊０５ 東京都港区芝浦−丁目１番１号 株式会社東芝 本社事務所内 昭和６０年２月６日 （発送日 昭和６０年２月２６日） Ａ
Claims (1)
- 読取画信号入力を所定のスレッショルドレベルと比較す
ることにより白レベル出力と黒レベル出力とに２値化処
理する画信号処理回路において、白レベルピーク出力と
黒レベルピーク出力とを逐次検出する検出回路と、前記
白レベルピーク出力と黒レベルピーク出力との平均値を
逐次算出する演算回路と、該演算回路の出力の限界値を
設定するリミッタ回路とを具え、該リミッタ回路を介し
て出力される前記演算回路の出力を前記スレッショルド
レベルとしたことを特徴とする画信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227807A JPS61107874A (ja) | 1984-10-31 | 1984-10-31 | 画信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227807A JPS61107874A (ja) | 1984-10-31 | 1984-10-31 | 画信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61107874A true JPS61107874A (ja) | 1986-05-26 |
Family
ID=16866686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59227807A Pending JPS61107874A (ja) | 1984-10-31 | 1984-10-31 | 画信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107874A (ja) |
-
1984
- 1984-10-31 JP JP59227807A patent/JPS61107874A/ja active Pending
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