JP2953393B2 - 可変利得増幅回路 - Google Patents
可変利得増幅回路Info
- Publication number
- JP2953393B2 JP2953393B2 JP23357796A JP23357796A JP2953393B2 JP 2953393 B2 JP2953393 B2 JP 2953393B2 JP 23357796 A JP23357796 A JP 23357796A JP 23357796 A JP23357796 A JP 23357796A JP 2953393 B2 JP2953393 B2 JP 2953393B2
- Authority
- JP
- Japan
- Prior art keywords
- amplifier circuit
- differential
- output
- variable gain
- equation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、可変利得増幅回路
に関する。
に関する。
【０００２】
【従来の技術】図２に、従来の可変利得増幅回路の回路
構成の一例を示す。図２を参照すると、従来の可変利得
増幅回路は、エミッタが抵抗Ｒ1を介して接続され入力
信号Ｖiをベースに入力する第１の差動対トランジスタ
Ｑ１、Ｑ２と、エミッタが共通接続されてトランジスタ
Ｑ１のコレクタに接続され利得制御電圧Ｖaをベースに
入力する第２の差動対トランジスタＱ３、Ｑ４と、エミ
ッタが共通接続されてトランジスタＱ２のコレクタに接
続され利得制御電圧Ｖaをベースに入力する第３の差動
対トランジスタＱ５、Ｑ６と、を備えてなる、双差動型
の可変利得増幅回路として構成されている。第２の差動
対トランジスタを構成するトランジスタＱ３、第３の差
動対トランジスタを構成するトランジスタＱ６のコレク
タはそれぞれ負荷抵抗ＲL2、ＲL1を介して電源ＶCCに接
続され、トランジスタＱ３、Ｑ６のコレクタから、可変
利得増幅回路の出力Ｖoを取り出している。
構成の一例を示す。図２を参照すると、従来の可変利得
増幅回路は、エミッタが抵抗Ｒ1を介して接続され入力
信号Ｖiをベースに入力する第１の差動対トランジスタ
Ｑ１、Ｑ２と、エミッタが共通接続されてトランジスタ
Ｑ１のコレクタに接続され利得制御電圧Ｖaをベースに
入力する第２の差動対トランジスタＱ３、Ｑ４と、エミ
ッタが共通接続されてトランジスタＱ２のコレクタに接
続され利得制御電圧Ｖaをベースに入力する第３の差動
対トランジスタＱ５、Ｑ６と、を備えてなる、双差動型
の可変利得増幅回路として構成されている。第２の差動
対トランジスタを構成するトランジスタＱ３、第３の差
動対トランジスタを構成するトランジスタＱ６のコレク
タはそれぞれ負荷抵抗ＲL2、ＲL1を介して電源ＶCCに接
続され、トランジスタＱ３、Ｑ６のコレクタから、可変
利得増幅回路の出力Ｖoを取り出している。
【０００３】次に、この従来の可変利得増幅回路の動作
について説明する。
について説明する。
【０００４】入力信号ＶiによってトランジスタＱ１、
Ｑ２のコレクタ電流ΔＩo1、ΔＩo2はそれぞれ次式
（１）、（２）のように与えられる。なお、ｋはボルツ
マン定数、ｑは単位電荷、Ｔは絶対温度を示している。
Ｑ２のコレクタ電流ΔＩo1、ΔＩo2はそれぞれ次式
（１）、（２）のように与えられる。なお、ｋはボルツ
マン定数、ｑは単位電荷、Ｔは絶対温度を示している。
【０００５】
【数１】
【０００６】また、利得制御電圧Ｖaによって、信号電
流は分流されてトランジスタＱ３、Ｑ４、Ｑ５、Ｑ６の
コレクタ電流としてはそれぞれＩ3、Ｉ4、Ｉ5、Ｉ6の電
流が流れる。
流は分流されてトランジスタＱ３、Ｑ４、Ｑ５、Ｑ６の
コレクタ電流としてはそれぞれＩ3、Ｉ4、Ｉ5、Ｉ6の電
流が流れる。
【０００７】利得制御電圧ＶaによってＩ1、Ｉ2、Ｉ3、
Ｉ4はそれぞれ下記のように与えられる。すなわち、Ｖa
＝ＶTｌｎ（Ｉ1／Ｉ2）、Ｖa＝ＶTｌｎ（Ｉ4／Ｉ3）よ
り、Ｉ1、Ｉ2、Ｉ3、Ｉ4は次式（３）〜（６）で与えら
れる。ここで、ＶTは熱電圧であり、ＶT＝ｋＴ／ｑで与
えられる。
Ｉ4はそれぞれ下記のように与えられる。すなわち、Ｖa
＝ＶTｌｎ（Ｉ1／Ｉ2）、Ｖa＝ＶTｌｎ（Ｉ4／Ｉ3）よ
り、Ｉ1、Ｉ2、Ｉ3、Ｉ4は次式（３）〜（６）で与えら
れる。ここで、ＶTは熱電圧であり、ＶT＝ｋＴ／ｑで与
えられる。
【０００８】
【数２】
【０００９】式（１）〜（６）より出力Ｖo、及び利得
Ａvは次式（７）、（８）で与えられる。
Ａvは次式（７）、（８）で与えられる。
【００１０】
【数３】
【００１１】抵抗Ｒ1に対して、４ｋＴ／ｑＩoが無視で
きるくらい小さい場合、利得Ａｖは次式（９）と表すこ
とができる。
きるくらい小さい場合、利得Ａｖは次式（９）と表すこ
とができる。
【００１２】
【数４】
【００１３】従って、利得Ａvは、制御電圧Ｖaによって
可変することができる。通常、このような可変利得増幅
回路は、入力電圧Ｖiの信号レベルが変わっても、出力
電圧Ｖoが常に一定になるように動作させる。
可変することができる。通常、このような可変利得増幅
回路は、入力電圧Ｖiの信号レベルが変わっても、出力
電圧Ｖoが常に一定になるように動作させる。
【００１４】ここで、Ｓ／Ｎ比（信号対雑音比）につい
て考えると、上記したように、出力信号電圧Ｖoは、Ａ
ＧＣ（自動利得制御）動作で常に一定となるため、利得
を変化させた場合には、ノイズ電圧の絶対値によって、
Ｓ／Ｎの値が決まってしまう。
て考えると、上記したように、出力信号電圧Ｖoは、Ａ
ＧＣ（自動利得制御）動作で常に一定となるため、利得
を変化させた場合には、ノイズ電圧の絶対値によって、
Ｓ／Ｎの値が決まってしまう。
【００１５】まず、フルゲイン時（トランジスタＱ３、
Ｑ６がオンし、Ｑ４、Ｑ５がカットオフした時）のノイ
ズｎ0′は次式（１０）のようになる。
Ｑ６がオンし、Ｑ４、Ｑ５がカットオフした時）のノイ
ズｎ0′は次式（１０）のようになる。
【００１６】
【数５】
【００１７】但し、ｒbb′はトランジスタのベース抵抗
を示している。
を示している。
【００１８】次に、利得を減衰した時のノイズｎ0″を
求めるが、制御電圧ＶaによってトランジスタＱ３、Ｑ
４およびＱ６、Ｑ５に流れる電流はそれぞれＩ1、Ｉ2と
すると、次式（１１）で表すことができる。
求めるが、制御電圧ＶaによってトランジスタＱ３、Ｑ
４およびＱ６、Ｑ５に流れる電流はそれぞれＩ1、Ｉ2と
すると、次式（１１）で表すことができる。
【００１９】
【数６】
【００２０】上記ｎ0′とｎ0″を比較すると、Ｉ1／
（Ｉ1＋Ｉ2）＜１であるため、フルゲイン時（ｎ0′）
の時が最もＳ／Ｎが悪いことになり、減衰させればさせ
る程、Ｓ／Ｎが良くなることになる。
（Ｉ1＋Ｉ2）＜１であるため、フルゲイン時（ｎ0′）
の時が最もＳ／Ｎが悪いことになり、減衰させればさせ
る程、Ｓ／Ｎが良くなることになる。
【００２１】
【発明が解決しようとする課題】上記したように、従来
の可変利得増幅回路においては、Ｓ／Ｎ（ノイズ特性）
が、入力信号レベルまたは利得によって異なり、弱入力
時のＳ／Ｎ（ノイズ特性）が悪くなるという問題点を有
している。
の可変利得増幅回路においては、Ｓ／Ｎ（ノイズ特性）
が、入力信号レベルまたは利得によって異なり、弱入力
時のＳ／Ｎ（ノイズ特性）が悪くなるという問題点を有
している。
【００２２】従来の可変利得増幅回路において、弱入力
時のＳ／Ｎを向上させるためには、可変利得増幅回路の
回路電流もしくはエミッタ抵抗を小さくする必要があ
り、これは、入力ダイナミックレンジを低下させてしま
う、ことになる。
時のＳ／Ｎを向上させるためには、可変利得増幅回路の
回路電流もしくはエミッタ抵抗を小さくする必要があ
り、これは、入力ダイナミックレンジを低下させてしま
う、ことになる。
【００２３】従って、従来の可変利得増幅回路では、入
力信号の最大値Ｖa（ＭＡＸ）でも入力ダイナミックレ
ンジを確保するため、エミッタ抵抗Ｒ1と定電流源Ｉo1
とによって次式（１２）の条件を満足させる必要があ
る。
力信号の最大値Ｖa（ＭＡＸ）でも入力ダイナミックレ
ンジを確保するため、エミッタ抵抗Ｒ1と定電流源Ｉo1
とによって次式（１２）の条件を満足させる必要があ
る。
【００２４】
【数７】
【００２５】以下に、具体的数値を使って実際のノイズ
レベルを算出する。
レベルを算出する。
【００２６】Ｒ1＝１ＫΩ、Ｉo1＝２００μＡ、ＲL＝３
ＫΩ、ｒbb′＝１００Ωとし、フルゲイン時のノイズレ
ベルを求めると、ノイズｎ0として、次式（１３）のよ
うな値が導かれる。
ＫΩ、ｒbb′＝１００Ωとし、フルゲイン時のノイズレ
ベルを求めると、ノイズｎ0として、次式（１３）のよ
うな値が導かれる。
【００２７】
【数８】
【００２８】次に、フルゲインから３０ｄＢゲインを落
とした時のノイズｎ0′として、次式（１４）のような
値が導かれる。
とした時のノイズｎ0′として、次式（１４）のような
値が導かれる。
【００２９】
【数９】
【００３０】従って、 （ｎ0）2／（ｎ0′）2＝８．６倍 …（１５）
【００３１】すなわち、従来の可変利得増幅回路におい
ては、３０ｄＢゲインを変えた時に、約８．６倍もノイ
ズ特性が変わってしまうという問題点を有している。
ては、３０ｄＢゲインを変えた時に、約８．６倍もノイ
ズ特性が変わってしまうという問題点を有している。
【００３２】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、可変利得増幅回路
の増幅度によらず最良のＳ／Ｎ（ノイズ特性）を得るこ
とを可能とした可変利得増幅回路を提供することにあ
る。
なされたものであって、その目的は、可変利得増幅回路
の増幅度によらず最良のＳ／Ｎ（ノイズ特性）を得るこ
とを可能とした可変利得増幅回路を提供することにあ
る。
【００３３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る可変利得増幅回路は、入力信号をベー
スに入力する第１の差動対トランジスタと、共通接続さ
れたエミッタが前記第１の差動対トランジスタの各出力
にそれぞれ接続され利得制御電圧をベースに入力する第
２、第３の差動対トランジスタと、を備え、前記第２、
第３の差動対トランジスタについて各一方のトランジス
タのコレクタから第１、第２の負荷抵抗を介して出力と
して取り出す双差動型の可変利得増幅回路において、前
記利得制御電圧をベースに入力する第４の差動対トラン
ジスタを備え、前記第４の差動対トランジスタの一方の
トランジスタのコレクタから第３の負荷抵抗を介して出
力として取り出す差動増幅回路と、非反転入力端を前記
差動増幅回路の出力に接続し、反転入力端を固定電圧で
バイアスしてなる帰還増幅回路と、を備え、前記帰還増
幅回路の出力により、前記双差動型の可変利得増幅回路
の電流及び前記差動増幅回路の電流を制御する、ことを
特徴とする。
め、本発明に係る可変利得増幅回路は、入力信号をベー
スに入力する第１の差動対トランジスタと、共通接続さ
れたエミッタが前記第１の差動対トランジスタの各出力
にそれぞれ接続され利得制御電圧をベースに入力する第
２、第３の差動対トランジスタと、を備え、前記第２、
第３の差動対トランジスタについて各一方のトランジス
タのコレクタから第１、第２の負荷抵抗を介して出力と
して取り出す双差動型の可変利得増幅回路において、前
記利得制御電圧をベースに入力する第４の差動対トラン
ジスタを備え、前記第４の差動対トランジスタの一方の
トランジスタのコレクタから第３の負荷抵抗を介して出
力として取り出す差動増幅回路と、非反転入力端を前記
差動増幅回路の出力に接続し、反転入力端を固定電圧で
バイアスしてなる帰還増幅回路と、を備え、前記帰還増
幅回路の出力により、前記双差動型の可変利得増幅回路
の電流及び前記差動増幅回路の電流を制御する、ことを
特徴とする。
【００３４】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、図１を参照すると、入力信号（ｖｉ）をベースに入
力する第１、第２のトランジスタＱ１、Ｑ２と、利得制
御電圧（ｖａ）をそれぞれのベースに入力する第３、第
４、第５、第６のトランジスタＱ３、Ｑ４、Ｑ５、Ｑ６
と、第３、第６のトランジスタＱ３、Ｑ６のコレクタか
ら第１、第２の負荷抵抗ＲL2、ＲL1を介して出力として
取り出す、双差動型の可変利得増幅回路と、利得制御電
圧（ｖａ）をベースに入力する第７、第８のトランジス
タＱ９、Ｑ１０と、第７のトランジスタのＱ９コレクタ
から第３の負荷抵抗Ｒ2を介して出力として取り出す第
１の差動増幅回路と、第１の差動増幅回路の出力を第１
の帰還増幅回路ＯＰ１の非反転入力端（＋）に接続し、
第１の帰還増幅回路ＯＰ１の反転入力端（−）は、固定
電圧でバイアスし、第１の帰還増幅回路ＯＰ１の出力
は、双差動型の可変利得増幅回路の電流源トランジスタ
Ｑ７、Ｑ８、及び第１の差動増幅回路の電流源トランジ
スタＱ１１のバイアス電圧として供給され、第１の差動
増幅回路と双差動型可変利得増幅回路の電流値を制御す
ることによって帰還がかかり、最適な電流値の電流が流
れる。
に説明する。本発明は、その好ましい実施の形態におい
て、図１を参照すると、入力信号（ｖｉ）をベースに入
力する第１、第２のトランジスタＱ１、Ｑ２と、利得制
御電圧（ｖａ）をそれぞれのベースに入力する第３、第
４、第５、第６のトランジスタＱ３、Ｑ４、Ｑ５、Ｑ６
と、第３、第６のトランジスタＱ３、Ｑ６のコレクタか
ら第１、第２の負荷抵抗ＲL2、ＲL1を介して出力として
取り出す、双差動型の可変利得増幅回路と、利得制御電
圧（ｖａ）をベースに入力する第７、第８のトランジス
タＱ９、Ｑ１０と、第７のトランジスタのＱ９コレクタ
から第３の負荷抵抗Ｒ2を介して出力として取り出す第
１の差動増幅回路と、第１の差動増幅回路の出力を第１
の帰還増幅回路ＯＰ１の非反転入力端（＋）に接続し、
第１の帰還増幅回路ＯＰ１の反転入力端（−）は、固定
電圧でバイアスし、第１の帰還増幅回路ＯＰ１の出力
は、双差動型の可変利得増幅回路の電流源トランジスタ
Ｑ７、Ｑ８、及び第１の差動増幅回路の電流源トランジ
スタＱ１１のバイアス電圧として供給され、第１の差動
増幅回路と双差動型可変利得増幅回路の電流値を制御す
ることによって帰還がかかり、最適な電流値の電流が流
れる。
【００３５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００３６】図１は、本発明の一実施例に係る可変利得
増幅回路の回路構成を示す図である。図１を参照する
と、本実施例は、エミッタが抵抗Ｒ1を介して接続され
入力信号Ｖiをベースに入力する第１の差動対トランジ
スタＱ１、Ｑ２と、エミッタが共通接続されてトランジ
スタＱ１のコレクタに接続され利得制御電圧Ｖaをベー
スに入力する第２の差動対トランジスタＱ３、Ｑ４と、
エミッタが共通接続されてトランジスタＱ２のコレクタ
に接続され利得制御電圧Ｖaをベースに入力する第３の
差動対トランジスタＱ５、Ｑ６と、を備えてなる、双差
動型の可変利得増幅回路から構成され、第２の差動対ト
ランジスタを構成するトランジスタＱ３、第３の差動対
トランジスタを構成するトランジスタＱ６のコレクタは
それぞれ負荷抵抗ＲL2、ＲL1を介して電源ＶCCに接続さ
れ、トランジスタＱ３、Ｑ６のコレクタから出力Ｖoを
取り出している。
増幅回路の回路構成を示す図である。図１を参照する
と、本実施例は、エミッタが抵抗Ｒ1を介して接続され
入力信号Ｖiをベースに入力する第１の差動対トランジ
スタＱ１、Ｑ２と、エミッタが共通接続されてトランジ
スタＱ１のコレクタに接続され利得制御電圧Ｖaをベー
スに入力する第２の差動対トランジスタＱ３、Ｑ４と、
エミッタが共通接続されてトランジスタＱ２のコレクタ
に接続され利得制御電圧Ｖaをベースに入力する第３の
差動対トランジスタＱ５、Ｑ６と、を備えてなる、双差
動型の可変利得増幅回路から構成され、第２の差動対ト
ランジスタを構成するトランジスタＱ３、第３の差動対
トランジスタを構成するトランジスタＱ６のコレクタは
それぞれ負荷抵抗ＲL2、ＲL1を介して電源ＶCCに接続さ
れ、トランジスタＱ３、Ｑ６のコレクタから出力Ｖoを
取り出している。
【００３７】さらに、本実施例においては、エミッタが
共通接続されて電流源トランジスタＱ１１に接続され、
利得制御電圧Ｖaをベース入力とする第４の差動対トラ
ンジスタＱ９、Ｑ１０を備えると共に、トランジスタＱ
９のコレクタと電源間の接続された負荷抵抗Ｒ2より出
力を取り出し、その出力を非反転（正転）入力端（＋）
に入力する帰還増幅器（演算増幅器）ＯＰ１を備え、そ
の反転入力端（−）には定電流源Ｉo′、抵抗Ｒ3によっ
て固定バイアスが印加されている。
共通接続されて電流源トランジスタＱ１１に接続され、
利得制御電圧Ｖaをベース入力とする第４の差動対トラ
ンジスタＱ９、Ｑ１０を備えると共に、トランジスタＱ
９のコレクタと電源間の接続された負荷抵抗Ｒ2より出
力を取り出し、その出力を非反転（正転）入力端（＋）
に入力する帰還増幅器（演算増幅器）ＯＰ１を備え、そ
の反転入力端（−）には定電流源Ｉo′、抵抗Ｒ3によっ
て固定バイアスが印加されている。
【００３８】帰還増幅回路ＯＰ１の出力端は、第４の差
動対トランジスタの定電流源を構成するトランジスタＱ
１１、及び双差動型の可変利得増幅回路の定電流源を構
成するトランジスタＱ７、Ｑ８のベースに接続されてい
る。
動対トランジスタの定電流源を構成するトランジスタＱ
１１、及び双差動型の可変利得増幅回路の定電流源を構
成するトランジスタＱ７、Ｑ８のベースに接続されてい
る。
【００３９】次に、本実施例の動作について説明する。
【００４０】双差動型の可変利得増幅回路としては、上
記した従来技術と同様に動作し、入力信号Ｖi、利得制
御電圧Ｖa、を使って出力Ｖoは次式（１６）のように表
わされる。
記した従来技術と同様に動作し、入力信号Ｖi、利得制
御電圧Ｖa、を使って出力Ｖoは次式（１６）のように表
わされる。
【００４１】
【数１０】
【００４２】一方、トランジスタＱ９、Ｑ１０によって
構成する差動増幅回路において、Ｑ９のコレクタ電流Ｉ
o′は次式（１７）で与えられる。
構成する差動増幅回路において、Ｑ９のコレクタ電流Ｉ
o′は次式（１７）で与えられる。
【００４３】
【数１１】
【００４４】従って、トランジスタＱ９のコレクタ電圧
ＶBは、次式（１８）で与えられる。
ＶBは、次式（１８）で与えられる。
【００４５】
【数１２】
【００４６】また、帰還増幅器ＯＰ１の反転入力端子の
電圧ＶCは次式（１９）で与えられる。 ＶC＝ＶCC−Ｒ3×Ｉo′ …（１９）
電圧ＶCは次式（１９）で与えられる。 ＶC＝ＶCC−Ｒ3×Ｉo′ …（１９）
【００４７】帰還増幅器ＯＰ１の出力は、第４の差動増
幅回路の電流源の電流値を制御し、ＶB＝ＶCとなり（演
算増幅器ＯＰ１の非反転入力端と反転入力端の電位が一
致）、帰還が成立する。このＶBとＶCを与える式（１
８）と式（１９）から、ＶB＝ＶCより、次式（２０）が
成り立つ。
幅回路の電流源の電流値を制御し、ＶB＝ＶCとなり（演
算増幅器ＯＰ１の非反転入力端と反転入力端の電位が一
致）、帰還が成立する。このＶBとＶCを与える式（１
８）と式（１９）から、ＶB＝ＶCより、次式（２０）が
成り立つ。
【００４８】
【数１３】
【００４９】以上より、第４の差動対トランジスタを構
成するトランジスタＱ９のコレクタ電流Ｉo1は、次式
（２１）のように表わせる。
成するトランジスタＱ９のコレクタ電流Ｉo1は、次式
（２１）のように表わせる。
【００５０】
【数１４】
【００５１】通常、この種の可変利得増幅回路は、ＡＧ
Ｃ回路等により、入力電圧Ｖiのレベルが変動しても出
力電圧Ｖoのレベルが一定になるように使用される。
Ｃ回路等により、入力電圧Ｖiのレベルが変動しても出
力電圧Ｖoのレベルが一定になるように使用される。
【００５２】従って、上式（１６）より次式（２２）が
成り立つ。
成り立つ。
【００５３】
【数１５】
【００５４】上式（２２）と上式（２１）を使って次式
（２３）が導出される。
（２３）が導出される。
【００５５】
【数１６】
【００５６】ここで、Ｒ1に対して４ｋＴ／（ｑＩo）が
十分無視できると仮定すると、次式（２４）が得られ
る。
十分無視できると仮定すると、次式（２４）が得られ
る。
【００５７】
【数１７】
【００５８】変形すると、次式（２５）となる。
【００５９】
【数１８】
【００６０】ここで、ＲL1×Ｒ3／（Ｒ1×Ｒ2）＝Ａと
おくと、上式（２５）は次式（２６）で表せる。
おくと、上式（２５）は次式（２６）で表せる。
【００６１】
【数１９】
【００６２】可変利得増幅回路の出力電流Ｉ1はＩo1を
使って次式（２７）のように表わせる。
使って次式（２７）のように表わせる。
【００６３】
【数２０】
【００６４】上式（２７）に上式（２６）を代入する
と、次式（２８）が導出される。
と、次式（２８）が導出される。
【００６５】
【数２１】
【００６６】次に、本発明の一実施例の可変利得増幅回
路のＳ／Ｎを求める。出力電圧のレベルは一定に保たれ
ているため、Ｓ／Ｎの値は出力ノイズレベルにより決定
される。
路のＳ／Ｎを求める。出力電圧のレベルは一定に保たれ
ているため、Ｓ／Ｎの値は出力ノイズレベルにより決定
される。
【００６７】出力ノイズｎ0は、次式（２９）のように
与えられる。
与えられる。
【００６８】
【数２２】
【００６９】上式（２９）に、上式（２７）及び上式
（２８）を代入すると次式（３０）が得られる。
（２８）を代入すると次式（３０）が得られる。
【００７０】
【数２３】
【００７１】ここで、
【数２４】 より、Ｂ＝Ｖo×Ｒ1／ＲL1とおくと、次式（３２）が得
られる。
られる。
【００７２】
【数２５】
【００７３】上式（３０）に式（３２）を代入すると、
次式（３３）が得られる。
次式（３３）が得られる。
【００７４】
【数２６】
【００７５】上式（３３）の右辺の第１項、
【数２７】 は、利得に無関係で一定であるため、最終項、
【数２８】 のみ利得に依存することがわかる。
【００７６】次に、可変利得増幅回路の入力ダイナミッ
クレンジについて説明する。
クレンジについて説明する。
【００７７】入力ダイナミックレンジは、入力部の差動
増幅回路のエミッタ抵抗Ｒ1と定電流源の電流値Ｉo1と
で決まり、シングルエンド入力の場合には入力信号Ｖi
は、 Ｖi≦２×Ｒ1×Ｉo1 の条件を満足する必要がある。
増幅回路のエミッタ抵抗Ｒ1と定電流源の電流値Ｉo1と
で決まり、シングルエンド入力の場合には入力信号Ｖi
は、 Ｖi≦２×Ｒ1×Ｉo1 の条件を満足する必要がある。
【００７８】上式（２５）より、Ｉo1は次式（３４）で
表すことができる。
表すことができる。
【００７９】
【数２９】
【００８０】このため、次式（３５）の条件を満足すれ
ば、入力ダイナミックレンジは確保できる。
ば、入力ダイナミックレンジは確保できる。
【００８１】
【数３０】
【００８２】本実施例によれば、入力信号レベルに応じ
て可変利得増幅回路に流れる電流値を可変させることに
よって、弱入力時のＳ／Ｎ（ノイズ特性）の向上を図る
ことができる。
て可変利得増幅回路に流れる電流値を可変させることに
よって、弱入力時のＳ／Ｎ（ノイズ特性）の向上を図る
ことができる。
【００８３】以下に数値例をもとに従来例と比較する。
【００８４】Ｒ1＝１ＫΩ、ＲL＝３ＫΩ、ｒbb′＝１０
０Ωとし、従来例と同様に最大入力信号レベル０．４Ｖ
PP（Ｒ1×Ｉo1≧Ｖi（MAX）／２より）、−３０ｄＢの
減衰をさせるものとする。
０Ωとし、従来例と同様に最大入力信号レベル０．４Ｖ
PP（Ｒ1×Ｉo1≧Ｖi（MAX）／２より）、−３０ｄＢの
減衰をさせるものとする。
【００８５】出力電圧Ｖoは、次式（３６）で与えられ
る。
る。
【００８６】
【数３１】
【００８７】Ｒ2＝３ＫΩ、Ｒ3＝３ＫΩとすると、
Ｉo′は次式（３７）にように求められる。
Ｉo′は次式（３７）にように求められる。
【００８８】
【数３２】
【００８９】また、Ｂ、Ａは次式（３８）で与えられ
る。
る。
【００９０】
【数３３】
【００９１】３０ｄＢゲインを減衰させる時のノイズｎ
0′は次式（４０）のように求まる。
0′は次式（４０）のように求まる。
【００９２】
【数３４】
【００９３】フルゲイン時のノイズｎ0は次式（４１）
のように求まる。
のように求まる。
【００９４】
【数３５】
【００９５】 （ｎ0）2／（ｎ0′）2＝１．０７倍 …（４１）
【００９６】このように、本実施例においては、従来技
術と比較して、ノイズが最もよいｎ0′は同等で、ノイ
ズが最も悪い時には、約０．１２倍に改善している。
術と比較して、ノイズが最もよいｎ0′は同等で、ノイ
ズが最も悪い時には、約０．１２倍に改善している。
【００９７】図２は、本発明の第２の実施例の回路構成
を示した図である。図２を参照して、本実施例は、図１
に示した回路構成におけるＮＰＮトランジスタを、ＰＮ
Ｐトランジスタで置き換えた構成とされている。本実施
例の回路動作については、上記した第１の実施例と同様
である。
を示した図である。図２を参照して、本実施例は、図１
に示した回路構成におけるＮＰＮトランジスタを、ＰＮ
Ｐトランジスタで置き換えた構成とされている。本実施
例の回路動作については、上記した第１の実施例と同様
である。
【００９８】
【発明の効果】以上説明したように、本発明によれば、
入力信号レベルに応じて可変利得増幅回路に流れる電流
値を可変させることによって、弱入力時のＳ／Ｎ（ノイ
ズ特性）の向上を図ることができる。
入力信号レベルに応じて可変利得増幅回路に流れる電流
値を可変させることによって、弱入力時のＳ／Ｎ（ノイ
ズ特性）の向上を図ることができる。
【図１】本発明の一実施例の回路構成を示す図である。
【図２】本発明の別の実施例の回路構成を示す図であ
る。
る。
【図３】従来の可変利得増幅回路の回路構成を示す図で
ある。
ある。
Ｑ１〜Ｑ１１ トランジスタ Ｒ1〜Ｒ6、ＲL1、ＲL2 抵抗 Ｖi 入力信号源 Ｖo 出力端子 Ｖa 制御端子 ＯＰ１ 帰還増幅器 Ｉo′、Ｉo1、Ｉo2 定電流源 ＶCC 電源電圧 Ｖ1 バイアス電圧
Claims (2)
- 【請求項１】入力信号をベース入力とする第１の差動対
と、及び利得制御電圧をベース入力とし、前記第１の差
動対のコレクタ出力に共通接続されたエミッタが接続さ
れ、各一方のコレクタから出力を取り出してなる第２、
第３の差動対を備えて構成される双差動型可変利得増幅
回路において、 前記利得制御電圧をベース入力とする差動増幅回路と、 非反転入力端に前記差動増幅回路の出力を接続し、反転
入力端を固定電圧でバイアスし、その出力は前記差動増
幅回路と前記双差動型可変利得増幅回路のそれぞれの電
流源のバイアス電圧として供給される、帰還型の差動増
幅器と、 を備えたことを特徴とする可変利得増幅回路。 - 【請求項２】入力信号をベースに入力する第１の差動対
トランジスタと、 共通接続されたエミッタが前記第１の差動対トランジス
タの各出力にそれぞれ接続され利得制御電圧をベースに
入力する第２、第３の差動対トランジスタと、 を備え、 前記第２、第３の差動対トランジスタについて各一方の
トランジスタのコレクタから第１、第２の負荷抵抗を介
して出力として取り出す双差動型の可変利得増幅回路に
おいて、 前記利得制御電圧をベースに入力する第４の差動対トラ
ンジスタを備え、前記第４の差動対トランジスタの一方
のトランジスタのコレクタから第３の負荷抵抗を介して
出力として取り出す差動増幅回路と、 非反転入力端を前記差動増幅回路の出力に接続し、反転
入力端を固定電圧でバイアスしてなる帰還増幅回路と、
を備え、 前記帰還増幅回路の出力により、前記双差動型の可変利
得増幅回路の電流及び前記差動増幅回路の電流を制御す
る、ことを特徴とする可変利得増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23357796A JP2953393B2 (ja) | 1996-08-15 | 1996-08-15 | 可変利得増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23357796A JP2953393B2 (ja) | 1996-08-15 | 1996-08-15 | 可変利得増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065468A JPH1065468A (ja) | 1998-03-06 |
| JP2953393B2 true JP2953393B2 (ja) | 1999-09-27 |
Family
ID=16957258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23357796A Expired - Lifetime JP2953393B2 (ja) | 1996-08-15 | 1996-08-15 | 可変利得増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953393B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4516177B2 (ja) * | 2000-04-27 | 2010-08-04 | 新日本無線株式会社 | 可変利得増幅回路 |
| KR100410553B1 (ko) * | 2001-06-30 | 2003-12-18 | 주식회사 하이닉스반도체 | 가변이득 증폭기 |
| JP4585461B2 (ja) * | 2006-01-30 | 2010-11-24 | 旭化成エレクトロニクス株式会社 | 増幅率可変増幅器 |
| JP2016187080A (ja) * | 2015-03-27 | 2016-10-27 | 住友電気工業株式会社 | 利得可変差動増幅回路 |
-
1996
- 1996-08-15 JP JP23357796A patent/JP2953393B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1065468A (ja) | 1998-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6049251A (en) | Wide-dynamic-range variable-gain amplifier | |
| US5351012A (en) | Low input resistance current-mode feedback operational amplifier input stage | |
| US5168243A (en) | Integrated high gain amplifier | |
| JPH0671186B2 (ja) | 対数増幅回路 | |
| JP2953393B2 (ja) | 可変利得増幅回路 | |
| US4336502A (en) | Amplifier with input stage differential amplifying circuit | |
| JP2733962B2 (ja) | 利得制御増幅器 | |
| GB2357913A (en) | Conditioning a gain control signal so that an output is dB linear | |
| JP2515070B2 (ja) | 増幅器 | |
| US4727335A (en) | Gain-controlled amplifier | |
| JP3517760B2 (ja) | 可変利得増幅器 | |
| US4420725A (en) | Wide-bandwidth low-distortion amplifier | |
| JP2005143121A (ja) | 電圧／電流変換器並びに変換方法 | |
| US5119041A (en) | High gain differential current amplifier having a low output voltage | |
| JPH0870223A (ja) | オフセットキャンセル回路 | |
| JPH0685585A (ja) | 利得制御型増幅回路 | |
| JP3562977B2 (ja) | 減衰回路 | |
| JP3093687B2 (ja) | 利得可変増幅回路 | |
| US6456162B1 (en) | Operational amplifier with offset voltage centering, and low-voltage compatible | |
| JP3396415B2 (ja) | Ｄｃ帰還型ハイパスフィルタ | |
| JP2565289B2 (ja) | 指数アンプ | |
| JPS62173807A (ja) | 定電流源バイアス回路 | |
| JP3317240B2 (ja) | 利得制御増幅器 | |
| JP3085203B2 (ja) | プリアンプ | |
| JPH0828629B2 (ja) | 差動増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990615 |