JP2937407B2 - 半導体集積回路装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、半導体
不揮発性メモリを有する半導体集積回路装置及びその製
造方法に適用して有効な技術に関するものである。

〔従来の技術〕

EEPROMを有する半導体集積回路装置が使用されてい
る。この半導体集積回路装置は、EEPROMのメモリセルに
情報を書込む際またはメモリセルの情報を消去する際に
使用される高電圧（以下書換え電圧という）を発生する
高電圧発生回路を備えている。この高電圧発生回路は、
半導体集積回路装置外部から供給される電源電圧例えば
５［Ｖ］を、書換え電圧例えば12乃至20［Ｖ］程度まで
昇圧する。

前記書換え電圧は、情報の書換え時にメモリセルに印
加される。しかし、前記高電圧発生回路は、チャージポ
ンプ回路で構成されているため、設定された電圧よりも
高い電圧まで書換え電圧が昇圧されてしまうことがあ
る。そこで、前記高電圧発生回路とメモリセルとの間
に、書換え電圧の上限を制限する素子を並列に接続し、
書換え電圧の上限を制限している。

前記書換え電圧の上限を制限する素子に関しては、例
えば、日経マイクロデバイセス、1988年７月号、第113
頁乃至第119頁に記載されている。これに記載されてい
るFLOTOX型EEPROMを有する半導体集積回路装置につい
て、以下に、簡単に説明する。

この半導体集積回路装置においては、MOSの表面アバ
ランシェ降状を利用して、前記書換え電圧の上限を制限
している。

前記MOSは、ｎチャネル型で構成されている。ドレイ
ン領域には前記書換え電圧が印加される。ゲート電極及
びソース領域には、回路の接地電圧例えば０［Ｖ］が印
加される。前記表面アバランシェ降状電圧は、ドレイン
領域を構成する半導体領域の表面付近と半導体基板とで
構成されるpn接合部で決定される。前記書換え電圧がこ
の表面アバランシェ電圧よりも大きくなった場合には、
このpn接合部分から半導体基板側に電流が流れるので、
前記書換え電圧の条件を制限することができる。

一方、前記書換え電圧の上限を制限する素子としてツ
ェナーダイオードを使用する半導体集積回路装置があ
る。これに関しては、例えば、IEEE TRANSACTIONS ON E
LECTRON DEVICES,VOL.ED−32,NO.2,1985年２月、第224
頁乃至第231頁に記載されている。これに記載されてい
る半導体集積回路装置は、MNOS型EEPROMを備えている。

前記ツェナーダイオードは、ｎ型半導体基板の主面部
に設けられたｐ型ウェル領域の主面部に設けられてい
る。このツェナーダイオードは、主に、高濃度のｎ型半
導体領域及び高濃度のｐ型半導体領域の夫々から構成さ
れている。前記ｎ型半導体領域は、前記ｐ型ウェル領域
の主面部に設けられている。前記ｐ型半導体領域は、前
記ｎ型半導体領域で周囲を規定された領域内において前
記ｐ型ウェル領域の主面部に設けられている。また、こ
のｐ型半導体領域の拡散深さは、前記ｎ型半導体領域の
拡散深さよりも深い。

前記ｎ型半導体領域には、前記書換え電圧が印加され
る。従って、このｎ型半導体領域と前記ｐ型半導体領域
またはｐ型ウェル領域とで構成されるpn接合部のツェナ
ー降状電圧を超えた場合、前記ｎ型半導体領域から半導
体基板側に電流が流れるので、前記書換え電圧の上限を
制限することができる。前記ｎ型半導体領域は、MISFET
のソース領域、ドレイン領域を形成する工程と同一の工
程で形成される。

また、前記ｎ型半導体領域とｐ型ウェル領域から前記
ツェナーダイオードを構成した場合、このツェナーダイ
オードでノイズが発生し、書換え電圧にこのノイズが乗
る。そこで、通常、ノイズ防止のために、ｐ型不純物の
イオン打ち込み工程を追加している。このツェナーダイ
オードでのノイズの発生を低減する目的で、前記ｐ型半
導体領域を設けている。

〔発明が解決しようとする課題〕

しかしながら、本発明者は、前記従来技術を検討した
結果、以下のような問題点を見出した。

本発明者らの研究によれば、前記MOSの表面アバラン
シェ降状が発生する領域は、ゲート電極の端部が素子間
分離絶縁膜と接する領域及びこの近傍において、前記素
子間分離絶縁膜下にあるドレイン領域と半導体基板との
pn接合部で発生することを見出した。

この表面アバランシェ降状が発生する際には、前記pn
接合部でホットホールが発生する。この発生したホット
ホールは、前記pn接合部の近傍にある素子間分離絶縁膜
及びゲート絶縁膜中にトラップされる。書換え動作を繰
返すとトラップされる電荷が多くなり、この電荷トラッ
プによって前記pn接合部に印加される電界が小さくなる
ため、pn接合部から半導体基板側へ流れる電流量を保つ
ためには、前記MOSの表面アバランシェ降状電圧が大き
くなる。つまり、書換え電圧の上限が大きくなる。従っ
て、メモリセルを構成する電界効果型トランジスタのト
ンネル絶縁膜に印加される電圧が大きくなるので、メモ
リセルの信頼性が低下するという問題があった。

一方、前記ツェナーダイオードの場合、このツェナー
ダイオードを構成するｐ型半導体領域及びノイズ防止用
のイオン打ち込みを行なうために２枚のマスクが必要で
あり、EEPROMのメモリセルのみを製造する場合と比べて
製造工程数が増加するという問題があった。

また、前記書換え電圧の上限を制限する素子は、各半
導体集積回路装置に一個づつ設けられているので、半導
体集積回路装置毎の書換え電圧の上限にばらつきが発生
するという問題があった。

本発明の目的は、半導体不揮発性メモリを有する半導
体集積回路装置において、メモリセルの信頼性性を向上
することが可能な技術を提供することにある。

本発明の他の目的は、前記半導体集積回路装置におい
て、同時に書換えることができるメモリセル数を増加す
ることが可能な技術を提供することにある。

本発明の他の目的は、前記半導体集積回路装置におい
て、半導体集積回路装置毎の書換え電圧の上限のばらつ
きを低減することが可能な技術を提供することにある。

本発明の他の目的は、半導体不揮発性メモリを有する
半導体集積回路装置の製造方法において、製造工程数を
低減することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、以下のとおりである。

（１）半導体不揮発性メモリセル、及び該メモリセルに
情報を書込む際又は該メモリセルの情報を消去する際に
使用される高電圧の上限を制限するMISFETを有する半導
体集積回路装置において、前記MISFETのドレイン領域を
構成する半導体領域の拡散深さを、電荷トラップによる
経時変化を低減する程度の拡散深さにする。

（２）前記手段（１）のMISFETのドレイン領域を、複数
個に分割する。

（３）半導体不揮発性メモリのメモリセル、及び該メモ
リセルに情報を書込む際又は該メモリセルの情報を消去
する際に使用される高電圧の上限を制限するMISFETを有
する半導体集積回路装置の製造方法において、前記メモ
リセルを構成する電界効果型トランジスタの書込み又は
消去時に使用される半導体領域及び前記MISFETのドレイ
ン領域を構成する半導体領域を形成する工程と、前記MI
SFETのドレイン領域を構成する半導体領域の拡散深さ
を、電荷トラップによる経時変化を低減する程度の拡散
深さにする熱処理工程とを備える。

〔作用〕

前述した手段（１）によれば、前記MISFETのドレイン
領域と半導体基板とで構成されるpn接合部の上にある素
子間分離絶縁膜の膜厚は、前記従来のMOSのpn接合部の
上にある素子間分離絶縁膜の膜厚と比べて厚くなる。ト
ラップ電荷によって前記pn接合部に印加される電界の経
時変化は、前記pn接合部の上にある素子間分離絶縁膜の
膜厚が大きい程小さくなる。従って、前記pn接合部の上
にある素子間分離絶縁膜の膜厚は厚くなっているので、
電荷トラップによる経時変化は小さくなり、表面アバラ
ンシェ降状電圧の上限の変動は小さくなる。つまり、前
記書換え電圧の上限が変動することは低減されるので、
メモリセルを構成する電界効果型トランジスタのトンネ
ル絶縁膜に印加される書換え電圧の上限の変動を低減
し、メモリセルの信頼性を向上することができる。

前述した手段（２）によれば、表面アバランシェ降状
が発生する領域の数が増えるので、書換え動作時に流れ
る電流量を多くすることができる。従って、同時に書換
えることができるメモリセル数を多くすることができ
る。

また、前記MISFETのドレイン領域を複数個に分割す
る、すなわち複数個並列に接続したことにより、複数個
のMISFETの表面アバランシェ降状電圧のうち一番低い表
面アバランシェ降状電圧で前記書換え電圧の上限は制限
されるので、半導体集積回路装置毎での書換え電圧の上
限のばらつきを低減することができる。

前述した手段（３）によれば、前記MISFETのドレイン
領域を構成する半導体領域と、前記電界効果型トランジ
スタの書込みまたは消去時に使用される半導体領域とを
同一工程で形成しているので、EEPROMのメモリセルを形
成する製造工程数を増加することなく、前記MISFETを形
成することができる。これにより、このMISFETを単独に
形成する工程に相当する分、製造工程数を低減すること
ができる。

〔発明の実施例〕

以下、本発明の実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全図において、同一機
能を有するものは、同一符号を付け、その繰り返しの説
明は省略する。

本発明の実施例ＩであるFLOTOX型EEPROMを有する半導
体集積回路装置の概略構成を、第２図（回路ブロック
図）を用いて説明する。

第２図に示すように、前記半導体集積回路装置は、メ
モリセルアレイ部30、Ｘデコーダ回路31、Ｙデコーダ回
路32、センスアンプ33、高電圧発生回路35、レギュレー
タ40の夫々を備えている。

前記メモリセルアレイ部30には、FLOTOX型EEPROMのメ
モリセルが複数個配置されている。このメモリセルは、
ワード線WL1、選択信号線WL2、データ線DL、ソース線SL
の交差部に配置されている。前記ワード線WL1及び選択
信号線WL2の夫々は、前記Ｘデコーダ回路31に接続され
ている。前記データ線DLは、前記Ｙデコーダ回路32とセ
ンスアンプ33に接続されている。前記ソース線SLは、読
み出し時には、接地電圧例えば０［Ｖ］に接続される。

前記メモリセルは、FLOTOX構造の電界効果型トランジ
スタQ_F及びメモリセル選択用MISFETQ_Sの夫々から構成さ
れている。前記電界効果型トランジスタQ_Fのソース領域
は、前記ソース線SLに接続されている。前記選択用MISF
ETQ_Sのドレイン領域は、前記データ線DLに接続されてい
る。

前記高電圧発生回路35には、電源電圧V_CC例えば５
［Ｖ］が入力される。この高電圧発生回路35は、入力さ
れた電源電圧V_CCを、前記メモリセルに情報を書込む際
またはメモリセルの情報を消去する際に使用される高電
圧（以下書換え電圧V_PPという）例えば12乃至20［Ｖ］
程度まで昇圧する。

前記高電圧発生回路35からの出力である書換え電圧V
_PPは、前記Ｘデコーダ回路31及びＹデコーダ回路32の夫
々に接続される。

前記レギュレータ40は、前記Ｘデコーダ回路31、Ｙデ
コーダ回路32の夫々と前記高電圧発生回路35の出力との
間の並列に接続されている。このレギュレータ40は、前
記高電圧発生回路55で昇圧した書換え電圧V_PPの上限を
制限する。このレギュレータ40は、MISFETQ_Rで構成され
ている。このMISFETQ_Rのドレイン領域は、前記書換え電
圧V_PPに接続される。このMISFETQ_Rのソース領域及びゲ
ート電極は、回路の接地電圧例えば０［Ｖ］に接続され
る。

次に、前記第２図に示すメモリセル、MISFETQ_R、及び
周辺回路を構成するMISFETQ_N1、Q_N2の具体的な構成を、
第１図（要部断面図）を用いて説明する。

第１図に示すように、前記半導体集積回路装置は、p^-
型半導体基板１から構成されている。このp^-型半導体基
板１は、例えば単結晶珪素で構成されている。このp^-型
半導体基板１の素子形成面（以下主面という）には、p^-
型ウェル領域２が設けられている。

前記p^-型ウェル領域２の主面の非活性領域には、素子
間分離絶縁膜４が設けられている。この素子間分離絶縁
膜４の下には、チャネルストッパ領域を構成するp⁺型半
導体領域３が設けられている。前記素子間分離絶縁膜４
は、例えば酸化珪素膜で構成されている。

前記メモリセルを構成する電界効果型トランジスタQ_F
及び選択用MISFETQ_Sの夫々は、前記素子間分離絶縁膜４
で周囲を規定された領域内において、前記p^-型ウェル領
域２の主面部に設けられている。

前記電界効果型トランジスタQ_Fは、主に、第１のゲー
ト絶縁膜９、書込み用半導板領域を構成するn⁺型半導体
領域7a、トンネル絶縁膜10、ソース領域及びドレイン領
域を構成するn⁺型半導体領域７、フローティングゲート
電極12、第２のゲート絶縁膜14、コントロールゲート電
極16の夫々から構成されている。

前記第１のゲート絶縁膜９は、前記p^-型ウェル領域２
の主面に設けられている。このゲート絶縁膜９は、例え
ば酸化珪素膜で構成されている。このゲート絶縁膜９の
一部は、膜厚が薄く、前記トンネル絶縁膜10として使用
される。

前記フローティングゲート電極12は、前記第１のゲー
ト絶縁膜９上及びトンネル絶縁膜10上に設けられてい
る。このフローティングゲート電極12は、第１層目の導
電膜例えば多結晶珪素膜で構成されている。

前記コントロールゲート電極16は、前記フローティン
グゲート電極12上に前記第２のゲート絶縁膜14を介在さ
せて設けられている。このコントロールゲート電極16
は、前記ワード線WL1と一体に構成されている。このコ
ントロールゲート電極16は、第２層目の導電膜例えば多
結晶珪素膜で構成されている。また、このコントロール
ゲート電極16は、前記多結晶珪素膜よりも抵抗値の低い
金属膜例えば高融点金属膜、シリサイド金属膜、または
これらの積層膜、或いは多結晶珪素膜とこれらの金属膜
との積層膜で構成しても良い。前記第２のゲート絶縁膜
14は、前記フローティングゲート電極を熱酸化すること
により形成した酸化珪素膜で構成されている。

前記書き込み用半導体領域7aは、前記トンネル絶縁膜
10の下において、前記p^-ウェル領域２の主面部に設けら
れている。

前記ソース領域及びドレイン領域を構成するn⁺型半導
体領域７は、前記フローティングゲート電極12の側部に
おいて、前記p^-型ウェル領域２の主面部に設けられてい
る。このn⁺半導体領域７の一方は前記書込み用半導体領
域7aと一体に構成されている。このn⁺型半導体領域７の
他方には、層間絶縁膜20の接続孔21を通して配線22（ソ
ース線SL）が接続されている。前記層間絶縁膜22は、例
えば堆積した酸化珪素膜で構成されている。前記配線22
は、例えばアルミニウム膜で構成されている。また、こ
の配線22を、例えば珪素または銅を添加したアルミニウ
ム合金膜、珪素及び銅を添加したアルミニウム合金膜で
構成しても良い。この配線22の上層には、表面保護膜25
が設けられている。この表面保護膜25は、例えば堆積し
た窒化珪素膜で構成されている。

前記選択用MISFETQ_Sは、主に、ゲート絶縁膜14、ゲー
ト電極16、ソース領域及びドレイン領域を構成するn⁺型
半導体領域７の夫々から構成されている。

前記ゲート絶縁膜14は、前記p^-型ウェル領域２の主面
に設けられている。このゲート絶縁膜14は、例えば酸化
珪素膜で構成されている。また、このゲート絶縁膜14
は、前記第２のゲート絶縁膜14と同一工程で形成されて
いる。

前記ゲート電極16は、前記ゲート絶縁膜14上に設けら
れている。このゲート電極16は、前記選択信号線WL2と
一体に構成されている。

前記ソース領域及びドレイン領域を構成するn⁺型半導
体領域７は、前記p^-型ウェル領域２の主面部において、
前記ゲート電極16の側部に設けられている。このn⁺型半
導体領域７の一方は、前記電界効果型トランジスタQ_Fの
n⁺型半導体領域7aと一体に構成されている。このn⁺型半
導体領域７の他方には、前記層間絶縁膜20の接続孔21を
通して、配線22（データ線DL）が接続されている。

前記MISFETQ_Rは、前記素子間分離絶縁膜４で周囲を規
定された領域内において、前記p^-型ウェル領域２の主面
部に設けられている。このMISFETQ_Rは、主に、ゲート絶
縁膜９、ゲート電極12、ソース領域及びドレイン領域を
構成するn⁺型半導体領域７の夫々から構成されている。

前記ゲート絶縁膜９は、前記p^-ウェル領域２の主面に
設けられている。

前記ゲート電極12は、前記ゲート絶縁膜９上に設けら
れている。このゲート電極12は、回路の接地電圧例えば
０［Ｖ］に接続される。

前記ソース領域及びドレイン領域を構成するn⁺型半導
体領域７は、前記p^-型ウェル領域２の主面部において、
前記ゲート電極12の側部に設けられている。このn⁺型半
導体領域７の拡散深さは、後述する周辺回路を構成する
MISFETQ_N1、Q_N2のソース領域及びドレイン領域を構成す
るn⁺型半導体領域18の拡散深さよりも大きい。また、こ
のn⁺型半導体領域７の拡散深さは、前記電界効果型トラ
ンジスタQ_Fのn⁺型半導体領域7,7aの夫々の拡散深さと同
じである。

前記ドレイン領域を構成するn⁺型半導体領域７には、
層間絶縁膜20の接続孔21を通して、配線22が接続されて
いる。この配線22は、書込み時には、前記書換え電圧V
_PPに接続される。

前記ソース領域を構成するn⁺型半導体領域７には、層
間絶縁膜20の接続孔21を通して配線22の一方が接続され
ている。この配線22は、書込み時には、フローティング
状態にされる。

前記周辺回路を構成するMISFETQ_N1及び、Q_N2は、前記
素子間分離絶縁膜４で周囲を規定された領域内におい
て、前記p^-型ウェル領域２の主面部に設けられている。

前記MISFETQ_N1は、主に、前記p^-型ウェル領域２の主
面に設けられたゲート絶縁膜９、このゲート絶縁膜９上
に設けられたゲート電極12、前記p^-型ウェル領域２の主
面部において前記ゲート電極12の側部に設けられたソー
ス領域及びドレイン領域を構成するn⁺型半導体領域18の
夫々から構成されている。前記n⁺型半導体領域18には、
層間絶縁膜20の接続孔21を通して配線22が接続されてい
る。

前記MISFETQ_N2は、主に、前記p^-ウェル領域２の主面
に設けられたゲート絶縁膜14、このゲート絶縁膜14上に
設けられたゲート電極16、前記p^-型ウェル領域２の主面
部において前記ゲート電極16の側部に設けられたソース
領域及びドレイン領域を構成するn⁺型半導体領域18の夫
々から構成されている。前記n⁺型半導体領域18には、層
間絶縁膜20の接続孔21を通して配線22が接続されてい
る。

これらのMISFETQ_N1及びQ_N2のn⁺型半導体領域18は、前
記n⁺型半導体領域７と異なる工程で形成されている。

前記MISFETQ_N1は、例えば書換え電圧V_PPを駆動する。
前記MISFETQ_N2は、例えば電源電圧V_CCを駆動する。な
お、これらのMISFETQ_N1及びQ_N2の駆動電圧を入れ換えて
使用しても良い。また、前記p^-型半導体基板１の主面部
にn^-型半導体ウェル領域を設け、このn^-型ウェル領域の
主面部にｐチャネルMISFETを形成することもできる。

次に、前記MISFETQ_Rの平面図を、第３図（要部平面
図）に示す。

第３図に示すように、前記n⁺型半導体領域７の端部
は、前記素子間分離絶縁膜４の端部の下及び前記ゲート
電極12の下までまわり込んでいる。

第３図では、前記表面アバランシェ降状が発生する領
域を、点線で囲ってＡで示す。

次に、前記MISFETQ_Rの前記第３図のIV−IV線で切った
要部断面図で、第４図（要部断面図）に示す。なお、前
記IV−IV線で切った場合、前記ゲート電極12は見えない
が、分り易くするためにこのゲート電極12を点線で示
す。

前記ドレイン領域７とp⁺型半導体領域３とで構成され
るpn接合部（第４図中一点鎖線で囲ってＢで示す領域）
では、前記ドレイン領域７とp^-型ウェル領域２とで構成
されるpn接合部よりも電界が強くなる。また、前記領域
Ｂのpn接合部には、このpn接合部の近傍にある前記ゲー
ト電極16からの電界が及ぶため、この領域Ｂのpn接合部
の電界は強くなる。この結果、前述したように、この領
域Ｂのpnの接合部で、表面アバランシェ降状が発生す
る。

また、前記従来のMOSの場合のpn接合部の位置、及び
前記ドレイン領域７を形成するためのイオン打ち込みの
後、このドレイン領域７の拡散深さを深くする工程を行
なう前のpn接合部の位置を一点鎖線で囲ってＣで示す。

前記表面アバランシェ降状が発生するpn接合部の上に
ある絶縁膜の膜厚をT_OX、ゲート電極12を接地電圧０
［Ｖ］、ドレイン領域７を書換え電圧V_PPとすると、こ
のpn接合部に印加される横方向電界Ｅは、次の式で近似
的に算出される。

この式から、絶縁膜の膜厚T_OXが厚い程電界Ｅは小さ
くなり、表面アバランシェ降状により発生したホールが
絶縁膜中にトラップされる割合が減ることが分かる。

以上の説明から分かるように、本実施例Ｉによれば、
前記表面アバランシェ降状が発生する領域Ｂの上にある
素子間分離絶縁膜４の膜厚は、前記領域Ｃで示す従来の
MOSの場合と比べて厚いので、前記電荷トラップの割合
が小さくなる。すなわち、電荷トラップによる表面アバ
ランシェ降状電圧の経時変化は小さくなる。従って、電
荷トラップによる経時変化で書換え電圧が変動すること
は低減されるので、メモリセルを構成する電界効果型ト
ランジスタQ_Fのトンネル絶縁膜10に印加される電圧の変
動を低減し、メモリセルの信頼性を向上することができ
る。

次に、前記半導体集積回路装置の製造方法を説明す
る。

まず、p^-型半導体基板１の主面部に、p^-型ウェル領域
２、p⁺型半導体領域３、素子間分離絶縁膜４の夫々を形
成する。この後、熱酸化膜５を形成する。

次に、第5A図に示すように、例えばフォトレジスト膜
６をマスクとするイオン打ち込みで、前記p^-型ウェル領
域２の主面部にｎ型不純物７を導入する。この工程で、
前記電界効果型トランジスタQ_Fのソース領域とドレイン
領域を構成するn⁺型半導体領域７及び書込み用半導体領
域7a、並びに前記MISFETQ_Rのソース領域及びドレイン領
域を構成するn⁺型半導体領域７の夫々が形成される。こ
の後、前記フォトレジスト膜６を除去する。

次に、1000［℃］以上の温度条件で熱処理工程を行な
う。なお、この熱処理工程の温度条件は、1100℃程度で
行なうことが好ましい。この熱処理工程で、前記MISFET
Q_Rのn⁺型半導体領域７の拡散深さは深くなり、前記n⁺型
半導体領域７の端部は、前記素子間分離絶縁膜４の膜厚
の厚い部分の下に形成される。なお、この熱処理工程
は、前記メモリセルを構成する電界効果型トランジスタ
Q_Fのn⁺型半導体領域7,7aのアニール工程と兼用する。

この後、前記熱酸化膜５を除去した後、ゲート絶縁膜
９を形成する。この後、トンネル絶縁膜10、フローティ
ングゲート電極12及びゲート電極12、第２のゲート絶縁
膜14及びゲート絶縁膜14、並びにコントロールゲート電
極16及びゲート電極16の夫々を順次形成する。

次に、第5C図に示すように、例えばフォトレジスト膜
17をマスクとするイオン打ち込みで、前記p^-型ウェル領
域２の主面部にｎ型不純物を導入し、周辺回路を構成す
るMISFETQ_N1、Q_N2のソース領域及びドレイン領域を構成
するn⁺型半導体領域18を形成する。

この後、層間絶縁膜20、接続孔21、配線22、表面保護
膜25の夫々を形成することにより、前記第１図に示す本
実施例Ｉの半導体集積回路装置は完成する。

以上の説明から分かるように、本実施例Ｉによれば、
前記MISFETQ_Rのドレイン領域を構成するn⁺型半導体領域
７と、前記電界効果型トランジスタQ_Fの書込み用のn⁺型
半導体領域7aとを同一工程で形成し、この書込み用のn⁺
型半導体領域7aをアニールする工程で前記MISFETQ_Rのド
レイン領域を構成するn⁺型半導体領域７の拡散深さを深
くしているので、EEPROMのメモリセルを形成する製造工
程数を増加することなく、前記MISFETQ_Rを形成すること
ができる。これにより、このMISFETQ_Rを単独に形成する
工程に相当する分、製造工程数を低減することができ
る。

［実施例II］ 本発明の実施例IIの半導体集積回路装置を、第６図
（回路ブロック図）を用いて説明する。

同時に書換えできるメモリセル数を増やすためには、
前記実施例ＩのMISFETQ_Rに流す電流量を多くする必要が
ある。しかし、このMISFETQ_Rに流す電流量が一定の値を
超えた場合、前記第４図に示す領域Ｂのpn接合部が熱に
より破壊する。そこで、本実施例IIの半導体集積回路装
置では、前記実施例ＩのMISFETQ_Rのドレイン領域７を複
数個に分割する。すなわち、前記MISFETQ_Rを複数個並列
に接続する。

第６図に示すように、前記複数個並列に接続されたMI
SFETQ_Rのドレイン領域は、前記高電圧発生回路35の出力
に並列に接続されている。このドレイン領域には、前記
書換え電圧が印加される。また、前記複数個並列に接続
されたMISFETQ_Rのソース領域及びゲート電極は、接地電
圧例えば０［Ｖ］に接続される。

本実施例IIのMISFETQ_Rの要部平面図を第７図（要部平
面図）に示す。

第７図では、前記表面アバランシェ降状が発生する領
域を、前記第３図と同様に点線で囲ってＡで示す。第７
図に示すように、本実施例IIでは、前記領域Ａが数を増
えている。

以上の説明から分かるように、本実施例IIによれば、
表面アバランシェ降状が発生する領域Ａの数を増やして
いるので、書換え動作時に流れる電流量を多くすること
ができる。従って、同時に書換えることができるメモリ
セル数を多くすることができる。

また、前記MISFETQ_Rのドレイン領域７を複数個に分割
する、すなわち複数個並列に接続したことにより、複数
個のMISFETQ_Rの表面アバランシェ降状電圧のうち一番低
い表面アバランシェ降状電圧で前記書換え電圧V_PPの上
限は制限されるので、半導体集積回路装置毎の書換え電
圧V_PPの上限のばらつきを低減することができる。

［実施例III］ 本発明の実施例IIIの半導体集積回路装置を、第８図
（要部断面図）及び第９図（要部平面図）を用いて説明
する。

第８図及び第９図に示すように、本実施例IIIのMISFE
TQ_Rは、前記実施例ＩのMISFETQ_Rのゲート絶縁膜９を、
素子間分離絶縁膜４で構成したものである。つまり、寄
生MOSを用いて、前記MISFETQ_Rを構成したものである。
第８図及び第９図では、前記第３図と同様に、前記MISF
ETQ_Rの表面アバランシェ降状が発生する領域を、点線で
囲ってＡで示す。

第９図に示すように、本実施例IIIのMISFETQ_Rでは、
前記表面アバランシェ降状が発生する領域は、線状に構
成される。従って、同一量の書込み電流を流した場合、
単位面積当たりの電流密度は小さくなる。

以上の説明から分かるように、実施例IIIによれば、
前記実施例Ｉと同様の効果を得ることができると共に、
前記実施例ＩのMISFETQ_Rよりも、書換え電流を多くする
ことができるので、同時に書換えできるメモリセル数を
多くすることができる。

以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。

例えば、本実施例Ｉ乃至IIIでは、FLOTOX型EEPROMを
有する半導体集積回路装置を示したが、本発明は、他の
EEPROM例えばMNOS型EEPROMまたはEPROMを有する半導体
集積回路装置に適用することもできる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

半導体不揮発性メモリを有する半導体集積回路装置に
おいて、メモリセルの信頼性性を向上することができ
る。

前記半導体集積回路装置において、同時に書換えるこ
とができるメモリセル数を増加することができる。

前記半導体集積回路装置において、各半導体集積回路
装置毎の書換え電圧の上限のばらつきを低減することが
できる。

半導体不揮発性メモリを有する半導体集積回路装置の
製造方法において、製造工程数を低減することができ
る。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉの半導体集積回路装置の要
部断面図、 第２図は、前記半導体集積回路装置の概略構成を示す回
路ブロック図、 第３図は、前記半導体集積回路装置のメモリセルの情報
を書換える際に使用されるMISFETの概略構成を示す要部
平面図、 第４図は、前記第３図のIV−IV線で切った要部断面図、 第5A図乃至第5C図は、前記第１図に示す半導体集積回路
装置を、製造工程毎に示す要部断面図、 第６図は、本発明の実施例IIの半導体集積回路装置を説
明するための回路ブロック図、 第７図は、前記半導体集積回路装置の要部平面図、 第８図は、本発明の実施例IIIの半導体集積回路装置を
説明するための要部断面図 第９図は、前記半導体集積回路装置の要部平面図であ
る。 図中、１……p^-型半導体基板、２……p^-型ウェル領域、
３……p⁺型半導体領域、４……素子間分離絶縁膜、7,7
a,18……n⁺型半導体領域、９……ゲート絶縁膜、12……
フローティングゲート電極，ゲート電極、14……ゲート
絶縁膜、16……コントロールゲート電極，ゲート電極、
20……層間絶縁膜、21……接続孔、22……配線、25……
表面保護膜である。

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (56)参考文献 特開 昭60−85499（ＪＰ，Ａ) 特開 昭63−144555（ＪＰ，Ａ) 特開 昭63−244763（ＪＰ，Ａ) 特開 昭59−186200（ＪＰ，Ａ) 特開 昭64−59949（ＪＰ，Ａ) 特開 昭63−62273（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 29/788 H01L 29/792 H01L 21/822 H01L 27/04 H01L 27/115 H01L 27/10 H01L 21/8246 H01L 21/8229

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】半導体不揮発性メモリのメモリセル、及び
   該メモリセルに情報を書込む際又は該メモリセルの情報
   を消去する際に使用される高電圧の上限を制限するMISF
   ETを有する半導体集積回路装置において、前記MISFETの
   ドレイン領域を構成する半導体領域の拡散深さを、電荷
   トラップによる経時変化を低減する程度の拡散深さにし
   たことを特徴とする半導体集積回路装置。
2. 【請求項２】前記MISFETのドレイン領域を、複数個に分
   割したことを特徴とする前記請求項１に記載の半導体集
   積回路装置。
3. 【請求項３】半導体不揮発性メモリのメモリセル、及び
   該メモリセルに情報を書込む際又は該メモリセルの情報
   を消去する際に使用される高電圧の上限を制限するMISF
   ETを有する半導体集積回路装置の製造方法において、前
   記メモリセルを構成する電界効果型トランジスタの書込
   み又は消去時に使用される半導体領域及び前記MISFETの
   ドレイン領域を構成する半導体領域を形成する工程と、
   前記MISFETのドレイン領域を構成する半導体領域の拡散
   深さを、電荷トラップによる経時変化を低減する程度の
   拡散深さにする熱処理工程とを備えたことを特徴とする
   半導体集積回路装置の製造方法。