JP2937233B2 - フォーマット変換装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フォーマット変換
装置に係り、特に、リモートセンシング分野における
「レベル０」フォーマットへのフォーマット変換装置に
関する。フォーマット変換装置は、衛星から送信される
各種のデータを最も基本的なフォーマットである「レベ
ル０」のフォーマットに変換するものである。

【０００２】

【従来の技術】リアルタイムで、データのフォーマット
変換を行うのにダブルバッファが用いられる場合があ
る。ダブルバッファを用いる画像データ変換装置として
は、例えば、特開平４−１６０５７３号公報に開示され
ている。

【０００３】ダブルバッファは、片系がデータを書き込
んでいるときは、他系はデータを読み出しを行う。デー
タのフォーマットの変換は、読み出しのアドレスを書き
込みしたときの順番と変えることにより行う。

【０００４】通常、１ライン分のデータが保持（記憶）
できるだけの容量のバッファを持ち、１ライン分のデー
タの記憶が終わるとバッファを切り替えるような時分割
の方法で行われる。多くの場合、１ラインのデータの長
さは固定長であるので、データの先頭を示す信号の入力
でバッファ切り替える方法が取られる。つまり、従来
は、トグル動作による制御を行っていた。

【０００５】また、書き込み速度よりも読み出し速度の
ほうが早くなければ、書き込まれたデータを読み出しき
れなくなるので、読み出しレートのほうが早くする手法
を採っている。たとえ可変長のデータであっても、極端
にデータ長が異なるものはないので、読み出しレートを
書き込みレートよりある程度早くしておけば、読み出し
切れなくなることはない。このため、通常、フォーマッ
タの前段の同期部において同期されたデータは固定長で
出力される。

【０００６】

【発明が解決しようとする課題】しかしながら、同期が
はずれた場合には、データが固定長になるよう制御され
てはいる（フリーランと呼ばれる）が、同期部の疑似ロ
ックや可変長のデータで長い間同期がとれなくて、ある
タイミングでロックした場合、フォーマッタに入力され
るデータが極端に短くなる場合がある。具体的には、通
常の場合よりもデータの先頭を示す信号が極端に早く入
力される。

【０００７】このとき、読み出しが終わる前に、データ
の先頭を示す信号が入力されてしまい、それをトリガと
してバッファを切り替えてしまうため、読み出されるデ
ータは短いものとなり、後段の装置（システム）に処理
しなければならないデータ長よりも極端に短いデータが
入力されるので、レベル０のデータフォーマットとして
は、不正なものになり、後段の装置における処理ができ
なくなる、という不都合があった。

【０００８】また、フォーマッタに入力された極端に短
いデータは、後段の装置の処理においては、不要もしく
は、ダミーデータとして扱うものとなるので、フォーマ
ッタから読み出す必要がないものであるが、次のデータ
の先頭を示す信号でそのデータが読み出されることにな
る、という不都合があった。

【０００９】このように、フォーマッタの出力データを
処理する装置（システム）では、データの長さが一定で
あることを前提とするが、上述した従来技術では、同期
部の疑似ロックや可変長のデータが長時間同期がとれな
い等の理由により、あるタイミングでロックした場合に
は、フォーマッタに入力されるデータが極端に短くな
り、通常の場合よりもデータの先頭を示す信号が極端に
早く入力されるため、そのときのダブルバッファに記憶
した正規データの全部が読み出されなくなり、正規のも
のより短いデータが出力される、という不都合があっ
た。

【００１０】その理由は、データの先頭を示す信号でダ
ブルバッファを必ず切り替えているため、ダブルバッフ
ァのリード側のデータを読み終わる前に、ダブルバッフ
ァを切り替えてしまうからである。

【００１１】また、極端に短いデータは後段の装置（シ
ステム）の処理おいては、不要もしくは、ダミーデータ
として扱うものとなるので、フォーマッタから読み出す
必要がないものであるが、そのデータがフォーマッタか
ら読み出されてしまう、という不都合があった。

【００１２】その理由は、データの先頭を示す信号で必
ずデータを書き込んでしまい、次のデータの先頭を示す
信号でそのデータを読み出してしまうからである。

【００１３】

【発明の目的】本発明は、係る従来例の有する不都合を
改善し、特に、必要なデータのみを確実に出力すること
ができるフォーマット変換装置を提供することを、その
目的とする。

【００１４】

【課題を解決するための手段】そこで、本発明では、入
力データを交互に記憶する複数のバッファを有するダブ
ルバッファと、所定の切替信号に従って前記各バッファ
を切り替えるダブルバッファ切替制御部と、前記入力デ
ータのデータ先頭信号を受信したときに書き込みアドレ
スを発生するライトアドレス発生部と、前記各バッファ
に格納されたデータの読み出しアドレスを設定するリー
ドアドレス設定部と、このリードアドレス設定部によっ
て設定されたアドレスに従って前記各バッファから交互
にデータを読み出すと共に当該読み出したデータと外部
入力された付加情報と多重化する多重部とを備えてい
る。しかも、リードアドレス設定部に、当該リードアド
レス設定部に設定された読み出しアドレスに従った前記
各バッファからのデータ読み出しの終了を監視するリー
ド終了監視部を併設し、ダブルバッファ切替制御部が、
予め定められた一定期間内に前記リード終了監視部から
出力されるリード終了信号と前記データ先頭信号とが重
ねて入力されたときに前記ダブルバッファに切替信号を
出力するデータ先頭信号待機制御機能を備えた、という
構成を採っている。

【００１５】本発明では、一方のデータの読み出しが終
了した後、データ先頭信号が入力されるまでダブルバッ
ファの切替を待機する。このため、読み出しが終了する
前にデータ先頭信号が入力されてもダブルバッファの切
替は行わない。このため、当該一方のバッファに格納さ
れたデータの読み出しが不完全となることがない。

【００１６】また、ライトアドレス発生部が、データ先
頭信号を受信したときに読み出し終了信号が出力されて
いない場合には当該先頭信号についての入力データの書
き込みアドレスをリセットする不正データ無視機能を備
えている。このため、読み出しが間に合わないほど短い
データについては、バッファへの書き込みが行われな
い。また、一部書き込み後にアドレスのリセットを行っ
た場合には、継続した書き込みが行われないため、次の
入力データによって上書きされる。

【００１７】さらに、ライトアドレス発生部に、当該ラ
イトアドレス発生部によって書き込みアドレスがリセッ
トされたときに当該先頭信号を特定する情報を外部出力
する未取得データ情報制御部を併設している。この未取
得データ情報制御部により、無視した不正データの位置
等を特定する情報が出力されるため、後段の装置が当該
部分にダミーデータを挿入する等の処理を行うことが可
能となる。

【００１８】

【発明の実施の形態】次に、本発明によるフォーマット
変換装置の実施の形態について図面を参照して説明す
る。

【００１９】フォーマット変換装置は、データのフォー
マット変換を行うためにデータの入出力を行うダブルバ
ッファ１（バッファ１Ａ、バッファ１Ｂ）と、ダブルバ
ッファ１にデータを書き込むための書き込みアドレスを
発生するライトアドレス発生部２と、フォーマット変換
と付加情報多重のためにダブルバッファ１のリードアド
レスを外部より設定するリードアドレス設定部３とを備
えている。

【００２０】さらに、フォーマット変換装置は、付加情
報の多重を行うために入力データの品質情報等の付加情
報を取り込む付加情報制御部４と、書き込み及び読み出
し用のクロックを発生するクロック発生部５と、ダブル
バッファ１よりデータの読み出しの終了を監視し、終了
情報をダブルバッファ切替制御部７に知らせるリード終
了監視部６とを備えている。リード終了監視部６は、例
えば、リードアドレスの最終アドレスが出力されたか否
かによりリード終了信号を出力する。

【００２１】また、フォーマット変換装置は、１ブロッ
クのデータの始まりを示す信号とリード終了監視部６の
終了情報等に基づいてダブルバッファ１の切り替えを制
御するダブルバッファ切替制御部７と、付加情報制御部
４からの付加情報とダブルバッファ１の出力データを多
重して外部出力する多重部８と、外部プロセッサからの
制御を受けるためのプロセッサインタフェース部９とを
備えている。

【００２２】ダブルバッファ切替制御部７が、１ブロッ
クのデータの始まりを示す信号とリード終了監視部６の
終了情報等に基づいてダブルバッファ１の切り替えを制
御するため、具体的には、読み出しが終わるまでダブル
バッファの切り替えを行わないため、フォーマッタの出
力データを処理する装置（システム）に固定長データを
出力できるようになる。つまり、リード終了監視部から
読み出し終了報告があり、かつデータの先頭を示す信号
がきたときに、ダブルバッファを切り替えるような制御
をするため、極端に短くなるデータをダブルバッファに
書き込むことをしないので、読み出されるデータは常に
固定データ長になる。

【００２３】さらに、ダブルバッファ切替制御部は、読
み出しが終わる前にデータの先頭を示す信号がきた場合
は、リード終了監視部からの読み出しが終了するまでダ
ブルバッファを切り替えることをしないようにするた
め、極端に短くなった不正データを外部出力することが
なく、このため、常に固定長のデータを安定して出力す
ることができ、しかも、不正データが存在することによ
る後段の装置での処理の混乱が生じない。

【００２４】また、フォーマット変換装置は、入力デー
タを無視した（フォーマッタが読み出さなかった）位置
を取得し、外部に出力することができる未取得データ情
報制御部１０を備えている。

【００２５】この未取得データ情報制御部１０が、不正
データの位置情報を外部出力するため、具体的には、入
力データを無視した（フォーマッタが読み出さなかっ
た）データの位置を取得し、外部出力するため、フォー
マッタの出力データを処理する装置（システム）におい
て、無視したデータの場所にダミーデータを挿入するこ
とが必要となる場合でも、容易にその位置を知ることが
できる。

【００２６】このように、フォーマッタに入力されるデ
ータが極端に短くなった（通常の場合よりもデータの先
頭を示す信号が極端に早く入力される）ときのデータが
出力されないが、その情報がフォーマッタの出力データ
を処理する装置（システム）に出力できるため、データ
の品質等の保証がされることとなり、データの信頼性を
向上させることができる。

【００２７】次に、本発明のフォーマッタの実施の形態
の動作について、図１を参照して説明する。

【００２８】まず、データ入力を開始する前に、外部プ
ロセッサよりプロセッサインタフェース部９を介して各
部に初期設定を行う。リードアドレス設定部３に対して
は、入力データを「レベル０」へのフォーマット変換す
るため、データの並べ替用の読み出しアドレスを設定す
る。さらに、クロック発生部５に対しては、読み出しの
ためのデータレートを設定する。このデータレートは、
書き込みのデータレートよりも早いレートに設定する。
このため、通常、書き込みよりも読み出しのほうが先に
終了する。

【００２９】フォーマッタには、変換対象データ、クロ
ック、変換対象データの先頭を示す信号、変換対象デー
タの範囲を示す信号、付加情報、時刻情報等のデータが
入力される。フォーマッタにこれらのデータが入力され
ると、フォーマッタが動作を始める。ここで、ダブルバ
ッファ１のバッファ１Ａが書き込み側で、ダブルバッフ
ァ１のバッファ１Ｂを読み出し側とする。

【００３０】ダブルバッファ１に変換対象データ（入力
データ）を書き込むには、まず、変換対象データの先頭
を示す信号よりライトアドレス発生部２でダブルバッフ
ァ１のバッファ１Ａにおける書き込みアドレスをリセッ
ト、つまりアドレスを「０」にする。さらに、変換対象
データの範囲を示す信号が入力されているときにのみ、
クロック入力に応じてライトアドレスをインクリメント
させる。この書き込みアドレスに応じて、変換対象デー
タ（入力データ）はダブルバッファ１のバッファ１Ａに
格納される。

【００３１】一方、付加情報や時刻情報は、変換対象デ
ータの先頭を示す信号をトリガとして、付加情報制御部
４に取り込まれる。

【００３２】ダブルバッファ１から変換対象データを読
み出すには、まず、変換対象データの先頭を示す信号
と、リード終了監視部６からのリード終了信号との両方
がリードアドレス設定部３に入力されるまで待機する。
両方の信号が入力されると、初期設定されたリードアド
レスを、クロック発生部５から出力される初期設定され
たデータレートによるクロックで出力する（フォーマッ
ト変換機能）。すると、バッファ１Ｂに格納されたデー
タは初期設定された順序に並び替えられて多重部８に出
力される。

【００３３】さらに、データの読み出し開始とともに、
付加情報制御部４から付加情報や時刻情報等のデータが
多重部８出力され、多重部８は、これらの付加情報を読
み出し情報に多重して外部出力する。

【００３４】データを読み出し中は、常にリード終了監
視部６にて、データが全て読み出し終わったかを監視
し、読み出し終了時にリード終了信号を出力する。

【００３５】ダブルバッファ切替部７は、リード終了監
視部６からのリード終了信号を受け取り、かつ次の変換
対象データの先頭を示す信号が入力されたときに、ダブ
ルバッファ１のバッファ１Ｂを書き込み用に、バッファ
１Ａを読み出し用に切り替える。この処理を繰り返して
データの変換をリアルタイムに行う。

【００３６】次に、何らかの原因で読み出しが間に合わ
ないほどの短いデータがフォーマッタに入力された場合
を説明する。この場合には、ダブルバッファ切替制御部
７にはリード終了監視部６からリード終了信号が入力さ
れるよりも先に、入力データの先頭を示すデータ先頭信
号が入力される。

【００３７】従来のフォーマッタならば、変換対象デー
タの先頭を示す信号が入力によりダブルバッファ１の切
替動作に移行してしまうが、本実施形態では、リード終
了監視部６からのリード終了信号を受け取り、かつ次の
変換対象データの先頭を示す信号が入力されたときにダ
ブルバッファ１の切替動作に移る。

【００３８】しかし、このときには、データの読み出し
が終了していないことにより、リード終了監視部６から
のリード終了信号は、ダブルバッファ切替制御部７に入
力されていない。そのため、ダブルバッファ切替制御部
７では、リード終了信号の入力があるまでダブルバッフ
ァ１を切り替える動作に移行せず、読み出しを継続する
（リード終了時切替機能）。

【００３９】書き込み側は、バッファ（読み出しが間に
合わないほどの短いデータがかかれているバッファ）が
切り替えられていないので、変換対象データの先頭を示
す信号よりライトアドレス発生部２でダブルバッファ１
のバッファ１Ａの書き込みアドレスをリセット、つまり
アドレスを「０」にするので、読み出しが間に合わない
ほどの短いデータに次の変換対象データが上書きされる
ことになる。

【００４０】このときの読み出しが間に合わないほどの
短いデータは、不正データであり処理対象にならないの
で、上書きされてしまっても問題にならない。

【００４１】また、フォーマッタの後段の装置（システ
ム）において、処理の都合上、不正データであり処理対
象にならない読み出しが間に合わないほどの短いデータ
の位置にダミーデータをつける等の処理をする場合も考
えられるので、さらに追加機能として未取得データ情報
制御部１０の追加により、上書きされた位置情報を外部
に取り出せるようにしている。

【００４２】未取得データ情報制御部１０では、変換対
象データの先頭を示す信号とリード終了監視部６からリ
ード終了信号より、時刻情報もしくは、変換対象データ
の先頭を示す信号をカウントしたカウント値を記憶し外
部にその情報を取り出せるようにする。

【００４３】なお、フォーマッタの後段の装置（システ
ム）においては、フォーマッタの出力データに多重した
時刻情報や変換対象データの先頭を示す信号をカウント
したカウント値と、未取得データ情報制御部１０からの
情報によりダミーデータの挿入処理等を行う。

【００４４】

【実施例】次に、本発明の実施例の構成について図面を
参照して説明する。

【００４５】図２を参照すると、本発明の実施例の構成
は、ダフルバッファ１として、高速のスタティック・ラ
ンダム・アクセス・メモリ１１Ａ，１１Ｂ（以後ＳＲＡ
Ｍと呼ぶ）を使用し、高速なデータの読み書きを実現す
る。メモリ容量は、１ラインの画像データ量は、現状の
リモートセンシングにおいては、１Ｍｂｙｔｅを越える
ものはないので、片系１ＭｂｙｔｅのＳＲＡＭ、つまり
ダブルバッファ１は２Ｍｂｙｔｅの容量を持つ。

【００４６】変換対象データの先頭を示す信号として、
ラインスタート信号を使用し、ライトアドレス発生部２
は、ラインスタート信号の入力パルスによりリセットさ
れる２０ビットのカウンタ１２により構成される。

【００４７】リードアドレス設定部３は、外部プロセッ
サからダブルバッファのリードアドレスを記憶できる３
Ｍｂｙｔｅの容量のＳＲＡＭ１３ＡとそのＳＲＡＭの読
み出しアドレスを発生する２０ビットのカウント１３Ｂ
とから構成される。

【００４８】付加情報制御部４は、付加情報や時刻情報
をラインスタートによりラッチするレジスタ１４を使用
し、リードアドレス設定部のアドレスにより多重部８の
バッファのイネーブルを制御する構成とする。

【００４９】クロック発生部５は、高速の発信器１５Ａ
と、分周器１５Ｂとを備え、外部プロセッサから設定に
より分周の段数を変える。

【００５０】リード終了監視部６は、リードアドレス設
定部３のＳＲＡＭ１３Ａに書かれたリードアドレスデー
タの１ビットを終了情報としてそのデータを受けたとき
に終了情報を出力するレジスタ１６を持つ。また、その
終了情報とラインスタート信号によりリードアドレス設
定部３のカウンタ１３Ｂのリセットやカウントアップの
制御を行う。

【００５１】ダブルバッファ切替制御部７は、ラインス
タートとリード終了監視部６からの終了情報のＡＮＤに
よりダブルバッファ１のＳＲＡＭチップセレクト信号や
ライトイネーブル信号を発生する構成とする。また、プ
ロセッサインタフェース部９としては、汎用バスプロト
コルのＶＭＥバスにて外部プロセッサ（ＣＰＵ）とイン
タフェースできるような構成にし、各部の設定やＳＲＡ
Ｍの読み書きを実現する。

【００５２】さらに上記構成に加えての未取得データ情
報制御部１０では、ラインスタートとリード終了監視部
６からの終了情報のバーのＡＮＤ２０Ｄにより時刻情報
をラッチするレジスタ２０Ａと、入力されるラインスタ
ート信号をカウントするカウンタ２０Ｂと、ラインスタ
ートとリード終了監視部６からの終了情報のバーのＡＮ
Ｄ２０Ｄにより入力されるラインスタート信号をカウン
トするカウンタのカウント値をラッチするレジスタ（Ｆ
ＩＦＯ）２０Ｃとを備える。

【００５３】次に、本実施例の動作について図２を参照
して説明する。

【００５４】まず、初期設定として、外部プロセッサよ
りＶＭＥバスのＩ／Ｏアクセスにより設定モードにし、
ＶＭＥバスのメモリアクセスにてリードアドレス設定部
３のＳＲＡＭ１３Ａにフォーマット変換のための並べ替
え用にダブルバッファ１のＳＲＡＭ１１Ａ，１１Ｂから
読み出すための順番のアドレスを書き込む。このときの
データには、付加情報や時刻情報、ラインスタート信号
をカウントするカウンタ値を多重するための情報ビット
や読み出し終了ビットのデータも含まれる。

【００５５】また、ＶＭＥバスのＩ／Ｏアクセスにて分
周器１５Ｂの分周段数を設定も行う。この時のクロック
周波数は、書き込みレートのクロックよも早いレートの
ものを選ぶ。このことにより通常では、ダブルバッファ
１において書き込みよりも読み出しのほうが先に終了で
きるようになる。

【００５６】フォーマッタには、次のデータや情報が入
力される。それは、１ライン分の画像データ、クロッ
ク、１ラインのデータの始まりを示すラインスタート信
号、画像データ領域を示すデータイネーブル信号、付加
情報、時刻情報が入力される。この入力データのタイミ
ングを図３に示す。フォーマッタは、初期設定後、外部
プロセッサよりＶＭＥバスのＩ／Ｏアクセスで設定モー
ドを解除し、上述したデータが入力されるとフォーマッ
タの動作が開始される。

【００５７】ダブルバッファ１へのデータの書き込み
は、ラインスタート信号のパルスによりライトアドレス
発生部２のライトカウンタ１２をリセットし、ダブルバ
ッファ１のＳＲＡＭ１１Ａのアドレスを「０」にする。
ライトカウンタ１２は、データイネーブル信号がＨｉｇ
ｈの時、カウントアップをし続け、ダブルバッファのＳ
ＲＡＭ１１Ａのアドレスを更新して、入力画像データを
ダブルバッファのＳＲＡＭ１１Ａに書き込んでいく。ま
た、付加情報や時刻情報は、ラインスタートでそのデー
タをラッチし、レジスタ１４に記憶する。

【００５８】ダブルバッファ１のデータの読み出しは、
ラインスタート信号とリード終了信号のＡＮＤがＨｉｇ
ｈの時、ダブルバッファ１のリードアドレスを記憶して
いるＳＲＡＭ１３Ａのアドレスを発生するカウンタ１３
Ｂをリセットすると共に、カウンタ１３Ｂのカウントア
ップを始める。カウンタ１３Ｂをストップするのは、リ
ードアドレスを記憶しているＳＲＡＭ１３Ａの読み出し
終了ビットのデータのＨｉｇｈが読み出されたときであ
る。それまでは、カウンタ１３Ｂはカウントアップをし
続ける。

【００５９】ダブルバッファ１のリードアドレスを記憶
しているＳＲＡＭ１３Ａに書かれたデータの１ビットを
多重データを読み出すためのビットとして割り当て、こ
のビットがＨｉｇｈの時は、多重データとしての付加情
報や時刻情報やラインスタート信号をカウントするカウ
ント値のデータの読み出しを行い、Ｌｏｗの時、ダブル
バッファのＳＲＡＭ１１Ｂに書かれたデータの読み出し
を行う。

【００６０】そして、ダブルバッファのリードアドレス
を記憶しているＳＲＡＭ１３Ａのデータの１ビットを終
了情報（読み出し終了ビット）に割り当て、最後のデー
タにそのビットをＨｉｇｈに記憶しておく。このデータ
が読まれたとき、読み出しが終了と判断し、リード終了
信号をＨｉｇｈにする。このリード終了信号は、次のラ
インスタートが入力されるまでは、Ｈｉｇｈ状態を維持
する。

【００６１】ダブルバッファ１の切替制御は、リード終
了信号とラインスタートのＡＮＤ１７Ｂによりフリップ
フロップ１７Ａをトグル動作させてダブルバッファ１の
ＳＲＡＭ１１Ａ，１１Ｂのチップセレクトとライトイネ
ーブルを発生して、ダブルバッファ１の切替を行う。つ
まり、リード終了信号がＨｉｇｈでかつラインスタート
のパルスがきたとき、ダブルバッファの切替を行う。上
記を動作によりデータの変換をリアルタイムに行ってい
く。

【００６２】次に図４のようなタイミングのデータがフ
ォーマッタに入力された場合を説明する。何らかの原因
で読み出しが間に合わないほどの短いデータ３が途中に
入力されると、フォーマッタに、リード終了信号がＨｉ
ｇｈになる前にラインスタート信号のパルスが入力され
てしまう。

【００６３】従来のフォーマッタならば、ラインスター
ト信号のパルスの入力によりダブルバッファの切替を行
っているので、図５に示すように、不正データのデータ
３のためデータ２の読み出しが終わる前にダブルバッフ
ァが切り替えられ、データ２は途中までしか読みだされ
ない。

【００６４】また、データ４以降は正しい長さのデータ
であるため、データ３以降は正しい長さで出力される
が、データ２の出力が短い分だけ以降のデータの先頭が
ずれてしまう。また、不要な不正データであるデータ３
は書き込まれた以上にデータが読み出され（波線部
分）、出力されてしまう。

【００６５】本実施例では、リード終了信号がＨｉｇｈ
であり、かつ次のラインスタート信号のパルスが入力さ
れたときにダブルバッファの切替を行うので、従来のフ
ォーマッタのようなことは起こらない。

【００６６】これを図６を参照して説明する。データ１
をバッファ１Ａに書き込んでいるときは、バッファ１Ｂ
に書かれているデータを読み出し、データ１が書き込み
終了前にバッファ１Ｂの読み出しは終了する。

【００６７】次にデータ２のラインスタート信号が入力
されたとき、ダブルバッファが切り替えられ、バッファ
１Ｂにデータ２が書き込まれ、バッファ１Ａからデータ
１を読み出す。

【００６８】そして、次の不正データのデータ３のライ
ンスタート信号でダブルバッファが切り替えられ、バッ
ファ１Ａに不正データのデータ３が書き込まれ、バッフ
ァ１Ｂはデータ２の読み出しをするが、データ２の読み
出しの終了前にデータ４のラインスタート信号が入力さ
れる。データ２の読み出しが終了していないことによ
り、リード終了信号は、Ｌｏｗのままである。そのた
め、データ４のラインスタート信号のパルスが入力され
てもダブルバッファを切替制御する信号は、Ｈｉｇｈに
ならずダブルバッファの切替は行わない。

【００６９】また、この時点では、ダブルバッファのリ
ードアドレスを記憶しているＳＲＡＭ１３Ａのデータの
１ビットを終了情報に割り当てたデータのそのビットは
Ｈｉｇｈではないので、ダブルバッファのリードアドレ
スを記憶しているＳＲＡＭのアドレスを発生するカウン
タ１３Ｂは、カウントアップを続け、バッファ１Ｂから
データ２の読み出しを続ける。

【００７０】バッファ１Ａが切り替えられていないの
で、データ４のラインスタート信号によりダブルバッフ
ァの書き込みアドレスを発生しているカウンタ１２はリ
セットされ、つまりアドレス「０」とする（不正データ
無視機能）。このため、不正データのデータ３に次のデ
ータ４に上書きされることになる。このときのデータ３
は、不正データであり処理対象にならないので、上書き
されてしまっても問題にならない。

【００７１】そして、データ２の読み出しが終了して、
データ５のラインスタート信号が入力されると、ダブル
バッファは切り替えられバッファ１Ａからはデータ４を
読み出し、バッファ１Ｂにはデータ５が書き込まれる
（データ先頭信号待機機能）。このようにすることによ
り出力されるデータの長さは一定であり、不正データを
出力することもなくなり、フォーマッタの後段の装置
（システム）の処理に必要なデータを欠くこともなくな
る。

【００７２】また、追加機能として、未取得データ情報
制御部１０で上書きされた位置情報を外部に取り出せる
ような機能を持つようにすることができる。

【００７３】未取得データ情報制御部１０では、ライン
スタート信号のパルスが入力されてリード終了信号がＬ
ｏｗの時に、時刻情報又はラインスタート信号のパルス
をカウントしたカウント値をＦＩＦＯ２０Ｃにラッチし
てＶＭＥバスを介して制御プロセッサから情報を取り出
せるようにする。

【００７４】なお、フォーマッタの後段の装置（システ
ム）においては、フォーマッタの出力データに多重した
時刻情報や変換対象データの先頭を示す信号をカウント
したカウント値と、未取得データ情報制御部からの情報
によりダミーデータの挿入処理等を行う。

【００７５】上述したように本実施例によると、以下の
効果を奏する。

【００７６】第１の効果は、出力されるデータの長さ一
定であり、不正データを出力することもなくなり、フォ
ーマッタの後段の装置（システム）の処理に必要なデー
タを欠くこともなくなる。その理由は、リード終了信号
がＨｉｇｈであり、かつ次のラインスタート信号のパル
スが入力されたときにダブルバッファの切替を行うの
で、読み出しが途中で終わったり、不必要なデータをダ
ブルバッファに記憶することがないからである。

【００７７】第２の効果は、フォーマッタの後段の装置
（システム）において、処理の都合上、不正データであ
り処理対象にならない読み出しが間に合わないほどの短
いデータの位置にダミーデータをつける等の処理をする
ことが容易になり、データの品質向上に役立てられる。
その理由は、上書きされた位置情報を外部に取り出せる
ような機能も持っているからである。

【００７８】

【発明の効果】本発明は以上の様に構成され機能するの
で、これよると、リード終了監視部が、一方のデータの
読み出しが終了した後、データ先頭信号が入力されるま
でダブルバッファの切替を待機すし、読み出しが終了す
る前にデータ先頭信号が入力されてもダブルバッファの
切替は行わないため、当該一方のバッファに格納された
データの読み出しが不完全となることがなく、このた
め、常に固定長のデータを安定して出力することが可能
となり、また、不正なデータを上書き等により無視する
ため、これによっても、安定したデータの出力が可能と
なる。このように、必要なデータのみを確実に出力する
ことができる従来にない優れたフォーマット変換装置を
提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態の構成を示すブロック図で
ある。

【図２】図１に示したフォーマット変換装置の一実施例
の構成を示すブロック図である。

【図３】フォーマッタに入力されるデータ類の入力タイ
ミングを示すタイムチャートである。

【図４】ラインスタート信号と入力データの関係を示す
タイミングチャートである。

【図５】図４に示す入力データによる従来の動作例を示
す説明図であり、図５（Ａ）はバッファでの動作例を示
す図で、図５（Ｂ）は出力イメージを示す図で、図５
（Ｃ）は出力二次元イメージを示す図である。

【図６】図４に示す入力データによる本実施例の動作例
を示す説明図であり、図６（Ａ）はバッファの動作例を
示す図で、図６（Ｂ）は出力イメージを示す図である。

【符号の説明】

１ ダブルバッファ（バッファ１Ａ，バッファ１Ｂ） ２ ライトアドレス発生部 ３ リードアドレス設定部 ４ 付加情報制御部 ５ クロック発生部 ６ リード終了監視部 ７ ダブルバッファ切替制御部 ８ 多重部 ９ プロセッサインタフェース部 １０ 未取得データ情報制御部

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 入力データを交互に記憶する複数のバッ
   ファを有するダブルバッファと、所定の切替信号に従っ
   て前記各バッファを切り替えるダブルバッファ切替制御
   部と、前記入力データのデータ先頭信号を受信したとき
   に書き込みアドレスを発生するライトアドレス発生部
   と、前記各バッファに格納されたデータの読み出しアド
   レスを設定するリードアドレス設定部と、このリードア
   ドレス設定部によって設定されたアドレスに従って前記
   各バッファから交互にデータを読み出すと共に当該読み
   出したデータと外部入力された付加情報とを多重化する
   多重部とを備えたフォーマット変換装置において、 前記リードアドレス設定部に、当該リードアドレス設定
   部に設定された読み出しアドレスに従った前記各バッフ
   ァからのデータ読み出しの終了を監視するリード終了監
   視部を併設し、 前記ダブルバッファ切替制御部が、予め定められた一定
   期間内に前記リード終了監視部から出力されるリード終
   了信号と前記データ先頭信号とが重ねて入力されたとき
   に前記ダブルバッファに切替信号を出力するデータ先頭
   信号待機制御機能を備えたことを特徴とするフォーマッ
   ト変換装置。
2. 【請求項２】 前記ライトアドレス発生部が、前記デー
   タ先頭信号を受信したときに前記リード終了信号が出力
   されていない場合には当該先頭信号についての入力デー
   タの書き込みアドレスをリセットする不正データ無視機
   能を備えたことを特徴とする請求項１記載のフォーマッ
   ト変換装置。
3. 【請求項３】 前記ライトアドレス発生部に、当該ライ
   トアドレス発生部によって前記書き込みアドレスがリセ
   ットされたときに当該先頭信号を特定する情報を外部出
   力する未取得データ情報制御部を併設したことを特徴と
   する請求項２記載のフォーマット変換装置。
4. 【請求項４】 前記リードアドレス設定部が、外部入力
   される「レベル０」のフォーマットに従って前記読み出
   しアドレスを出力するフォーマット変換機能を備えたこ
   とを特徴とする請求項１記載のフォーマット変換装置。