JP2932493B2 - テンションサーボ回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、VTRのテンションサーボ回路に関する。

〔発明の概要〕

この発明は、所定周期毎にテンション検出データを取
込み、目標データと検出データとの差分から比例制御誤
差データを求め、前回の検出データと今回の検出データ
との差分から微分制御誤差データを求め、積分定数の累
積データから積分制御誤差データを求め、求められた比
例制御誤差データ、微分制御誤差データ及び積分制御誤
差データを加算したデータを用いてテンション制御を行
うようにすることにより、特別なハードウェアを付加す
ることなく、比例制御とともに、微分制御、積分制御を
行なえるようにしたものである。

〔従来の技術〕

回動自在のアームにテープを支持するポストを植立
し、このアームに所定方向に力を付与しておき、テープ
のテンショをアームの角度から検出し、このアームの角
度に応じて供給リールモータを駆動してテープのテンシ
ョンを所定の値に制御するようにしたテンションサーボ
回路が知られている。このようなテンションサーボで
は、従来、テープのテンションを目標値に設定するの
に、比例制御だけが行われている。

すなわち、テープのテンションにより、アームに予め
付与しておいた力に抗する力が生じ、これにより、アー
ムの角度が変化する。このアームの角度からテープのテ
ンションが検出される。従来では、このテンション検出
データと所定の目標値とを比較し、この比較データに基
づいて供給リールモータを駆動して、テープのテンショ
ンが目標値となるように制御する比例制御だけが行われ
ている。

〔発明が解決しようとする課題〕

ところが、比例制御だけでは、テープとテンションア
ーム或いはテープと供給リール等との間で共振が起こる
可能性があり、ゲインを高く設定できない。

そこで、従来では、アームの角度の検出信号に対して
位相補償回路を設け、位相補償された検出信号をデジタ
ル化してテンション検出データとするようにして、テー
プとテンションアーム或いはテープと供給リール等との
間で起こる共振を防止するようにしている。

ところが、このように位相補償回路を設けるようにし
たのでは、ハードウェア規模が増大する。

したがって、この発明の目的は、特別なハードウェア
を付加することなく、比例制御とともに、微分制御と、
積分制御とを行なえるようにしたテンションサーボ回路
を提供することにある。

〔課題を解決するための手段〕

この発明は、所定周期毎にテンション検出データを取
込み、目標データと検出データとの差分から比例制御誤
差データを求め、前回の検出データと今回の検出データ
との差分から微分制御誤差データを求め、積分定数の累
積データから積分制御誤差データを求め、求められた比
例制御誤差データ、微分制御誤差データ及び積分制御誤
差データを加算したデータを用いてテンション制御を行
うようにしたテンションサーボ回路である。

〔作用〕

所定周期T_S毎にアーム75の角度データがCPU1に取り込
まれる。

取り込まれたデータと基準データD_REFとが比較され、
これにより、比例制御誤差データが求められる。

アーム75の角度データが所定周期T_S毎にCPU1に取り込
まれるので、連続する角度データの差分から、微分制御
誤差データが得られる。

加算定数をαとすると、積分制御誤差データは前回の
積分制御誤差データに加算定数をαを累積していくこと
により求められる。

このようにして求められた比例制御誤差データE_Pと、
微分制御誤差データE_Dと、積分制御データE_Iが加算さ
れ、制御電圧ＥがＥ＝E_P＋E_D＋E_Iとして得られる。

〔実施例〕

この発明の一実施例について、以下の順序で説明す
る。

a.サーボシステムの全体構成 b.ドラムサーボ b1.ドラムの構成 b2.ドラムサーボの動作説明 c.キャプスタンサーボ d.CTLトラッキングサーボ e.テンションサーボ e1.テンションサーボの概要 e2.テンションサーボ処理の説明 f.ユニバーサルパルスプロセッサを用いた処理 f1.ユニバーサルパルスプロセッサの概要 f2.ユニバーサルパルスプロセッサコア部 f3.A/Dコンバータ部 f4.ウォッチドックタイマ部 f5.コマンドの説明 f6.ユニバーサルパルスプロセッサを用いた処理の説
明 a.サーボシステムの全体構成 先ず、この発明が適用されたサーボシステムの全体構
成について説明する。

第１図は、この発明が適用されたサーボシステムの全
体構成を示すものである。

第１図において、１はシステム全体の制御を行うCP
U、２は種々のパルス信号の処理を行うユニバーサルパ
ルスプロセッサである。

CPU1とユニバーサルパルスプロセッサ２とは、アドレ
スバス及びデータバスを介して接続される。また、CPU1
には、RAM3及びROM4と調整用のデータが蓄えられる不揮
発性RAM5とがアドレスバス及びデータバスを介して接続
される。なお、アドレスバスには、アドレスデコーダ６
が設けられている。

CPU1の割り込み入力端子INTには、割り込みコントロ
ーラ７から割り込み信号が与えられる。CPU1に割り込み
コントローラ７から割り込み信号が与えられると、CPU1
が割り込み処理に入る。

８はサーボ制御に必要な種々の基準信号を形成する基
準信号発生器である。基準信号発生器８には、入力端子
９からビデオ信号の垂直同期信号INPUT Vが供給され
る。基準信号発生器８で、このビデオ信号の垂直同期信
号INPUT Vを基にして、基準垂直信号V REF、ドラム回転
基準信号DR REF、テンション割り込み信号TENSION INT
が形成される。

10はCTLエンコーダ／デコーダである。記録時には、C
TLエンコーダ／デコーダで、記録CTL信号CTL RECが形成
される。この記録CTL信号CTL RECが出力端子11から出力
される。このCTL信号CTL RECがCTLヘッド（図示せず）
により、CTLトラックに記録される。

再生時には、CTLヘッドにより再生された再生CTL信号
PB CTLが入力端子12からCTLエンコーダ／デコーダ10に
供給される。この再生CTL信号CTL PBは、１フィールド
当たり３回パルスが出力される信号である。CTLエンコ
ーダ／デコーダ10で、この再生CTL信号CTL PBから、再
生CTLカラーフレームパルスPB CF及び再生CTLフレーム
パルスPB CTL FRAMEが形成される。再生CTLカラーフレ
ームパルスPB CFは、４フィールド周期で変化する信号
である。再生CTLフレームパルスPB CTL FRAMEは、１フ
レーム周期で変化する信号である。

また、CTLエンコーダ／デコーダ10で、基準垂直発生
器８からの基準垂直信号V REFを基にして、基準カラー
フレームパルスINPUT CFが形成される。また、CTLエン
コーダ／デコーダ10で、基準CTL信号REF CTLが形成され
る。

13はドラム位相計測器である。このドラム位相計測器
13は、ドラムの回転制御を行う際に用いられる。ドラム
位相計測器13には、基準信号発生器８からドラム回転基
準信号DR REFが供給されるとともに、分周器26からドラ
ム割り込み信号DR INTが供給される。ドラム位相計測器
13で、ドラム回転基準信号DR REFとドラム割り込み信号
DR INTとの位相差が計測される。

15はキャプスタン位相計測器である。このキャプスタ
ン位相計測器15は、高速でキャプスタン速度制御を行う
際に用いられる。キャプスタン位相計測器15には、入力
端子31及び32から、キャプスタンFGパルスCAP FG A及び
キャプスタンFGパルスCAP FG Bが供給される。キャプス
タン位相計測器15で、このような２相のキャプスタンFG
パルスCAP FG A及びCAP FG Bの位相差が計測される。

16はCTL位相計測器である。CTL位相計測器16は、CTL
トラッキングサーボを行う際に用いられる。CTL位相計
測器16には、CTLエンコーダ／デコーダ10から基準CTL信
号REF CTLが供給されるとともに、入力端子12から再生C
TL信号PB CTLが供給される。CTL位相計測器16で、基準C
TL信号REF CTLと再生CTL信号PB CTLとの位相差が計測さ
れる。

17はPWM出力回路である。PWM出力回路17から、各モー
タの制御状態に応じてパルス幅が変化されたPWM信号が
出力される。このPWM信号が直流化回路18〜21を介さ
れ、出力端子22〜25から出力される。出力端子22から、
巻取りリールモータの制御信号TR CONTが出力される。
出力端子23から、供給リールモータの制御信号SR CONT
が出力される。出力端子24から、キャプスタンモータの
制御信号CP CONTが出力される。出力端子25から、ドラ
ムモータの制御信号DR CONTが出力される。

これら基準信号発生器８、CTLエンコーダ／デコーダ1
0、ドラム位相計測器13、キャプスタン位相計測器15、C
TL位相計測器16、PWM出力回路17は、アドレスバス及び
データバスを介してCPU1と接続される。なお、アドレス
バス中には、アドレスデコーダ６が設けられている。

31〜38はFG発生器及びPG発生器から出力される種々の
パルス信号の入力端子である。

入力端子31には、キャプスタンモータの回転を検出す
るFG発生器からのＡ相のキャプスタンFGパルスCAP FG A
PLSが供給される。このキャプスタンFGパルスCAP FG A
PLSがユニバーサルパルスプロセッサ２のパルス入力端
子U₈に供給されるとともに、キャプスタン位相計測器16
に供給される。

入力端子32には、キャプスタンモータの回転を検出す
るFG発生器からのＢ相のキャプスタンFGパルスCAP FG B
PLSが供給される。このキャプスタンFGパルスCAP FG B
PLSがユニバーサルパルスプロセッサ２のパルス入力端
子U₉に供給されるとともに、キャプスタン位相計測器16
に供給される。

入力端子33には、巻取りリールの回転を検出するFG発
生器からのＡ相の巻取りリールFGパルスTR FG A PLSが
供給される。この巻取りリールFGパルスTR FG A PLSが
ユニバーサルパルスプロセッサ２のパルス入力端子U₁₀
に供給される。

入力端子34には、巻取りリールの回転を検出するFG発
生器からのＢ相の巻取りリールFGパルスTR FG B PLSが
供給される。この巻取りリールFGパルスTR FG B PLSが
ユニバーサルパルスプロセッサ２のパルス入力端子U₁₁
に供給される。

入力端子35には、供給リールの回転を検出するFG発生
器からのＡ相の供給リールFGパルスSR FG A PLSが供給
される。この供給リールFGパルスSR FG A PLSがユニバ
ーサルパルスプロセッサ２のパルス入力端子U₁₂に供給
される。

入力端子36には、供給リールの回転を検出するFG発生
器からのＢ相の巻取りリールFGパルスSR FG B PLSが供
給される。この巻取りリールFGパルスSR FG B PLSがユ
ニバーサルパルスプロセッサ２のパルス入力端子U₁₃に
供給される。

入力端子37には、ドラムの回転を検出するFG発生器か
らのドラムFGパルスDR FG PLSが供給される。このドラ
ムFGパルスDR FG PLSがユニバーサルパルスプロセッサ
２のパルス入力端子U₁₄に供給されるとともに、分周器2
6のクロック入力端子に供給される。

入力端子38には、ドラムの回転位相を検出するPG発生
器からのドラムPGパルスDR PG PLSが供給される。この
ドラムPGパルスDR PG PLSが分周器26のリセット端子に
供給されるとともに、ドラムPGフラグとしてCPU1に供給
される。

41〜46は動作状態を検出する種々の検出器である。

巻取りリール電流検出器41により、巻取りリールモー
タの電流が検出される。この検出出力がユニバーサルパ
ルスプロセッサ２のアナログ入力端子A_N0に供給され
る。

供給リール電流検出器42により、供給リールモータの
電流が検出される。この検出出力がユニバーサルパルス
プロセッサ２のアナログ入力端子A_N1に供給される。

テープトップ検出器43により、テープトップのマーカ
ーが検出される。テープエンド検出器44により、テープ
エンドのマーカーが検出される。デュー検出器45によ
り、結露が検出される。テープトップ検出器43、テープ
エンド検出器44、デュー検出器45の検出出力がスイッチ
回路47を介してユニバーサルパルスプロセッサ２のアナ
ログ入力端子A_N2に供給される。スイッチ回路47は、CPU
2からのスイッチ制御信号により切り換えられる。

なお、ユニバーサルパルスプロセッサ２のアナログ入
力端子にアナログ入力を行う場合には、入力信号を制限
するリミッタが必要である。このように、複数の検出信
号をスイッチ回路47で切り換えて同一のアナログ入力端
子A_N2に供給するようにすると、リミッタが共用でき、
ハードウェアが簡単化できる。

テンション検出器46により、テンションアームの角度
が検出される。この検出出力がユニバーサルパルスプロ
セッサ２のアナログ入力端子A_N3に供給される。

なお、ユニバーサルパルスプロセッサ２のパルス出力
端子U₀から導出される出力端子48からは、供給リール方
向信号TR DIRが得られる。

b.ドラムサーボ この発明の一実施例では、ドラムの回転を検出するFG
発生器として、プリントFG発生器が用いられる。このプ
リントFG発生器は、FGパターンをプリント基板上に形成
しておき、このFGパターンが形成されたプリント基板を
ドラムに配設するようにしたものである。プリントFG発
生器の特徴は、非常に高い精度でドラムFGパルスが得ら
れることにある。プリントFG発生器を用いた場合、この
ように高い精度でFGパルスが発生できるので、ドラムサ
ーボ処理回路の構成の簡単化がはかれる。

b1.ドラムの構成 プリントFG発生器について説明する。

第２図Ａ及び第２図Ｂは、この発明の一実施例におい
て用いられるドラムの構成を示す断面図である。第２図
Ａ及び第２図Ｂにおいて、51は下ドラムであり、下ドラ
ム51は固定部52に固定される。

固定部52と軸55との間、及び下ドラム51の中心部と軸
55との間に、軸受53及び軸受54がそれぞれ介装される。
これにより、軸55が下ドラム51の中心部に回転自在に配
置される。

下ドラム51には、ホルダー55を介して鉄心56が固着さ
れる。この鉄心56には、モータを構成するコイル57が巻
回される。

また、この下ドラム51内には、プリント基板58が配設
される。このプリント基板58上には、第２図Ｂに示すよ
うに、FGパターン59及びPGパターン60が形成される。

61はフランジである。フランジ61は軸55と固着され
る。フランジ61にホルダー62が固着される。ホルダー62
には、メインマグネット63が固着されるとともに、サブ
マグネット64が固着される。

メインマグネット63は、コイル57が巻回された鉄心56
と対向される。このメインマグネット63と、鉄心56に巻
回されたコイル57とにより、モータが構成される。

サブマグネット64は、FGパターン59及びPGパターン60
が形成されるプリント基板58に対向して配置される。こ
のサブマグネット64と、FGパターン59及びPGパターン60
が形成されているプリント基板58とにより、プリントFG
及びPG発生器が構成される。

プリント基板58上に形成されているFGパターン59は、
第３図に示すように、円周上に等間隔に配設したクシ歯
上の一筆書きパターンである。このFGパターン59の両端
から端子65及び66が導出される。一方の端子66が基準電
位点に接続され、他方の端子65がアンプ67の入力端に接
続される。アンプ67からFG信号が出力される。

すなわち、FGパターン59及びPGパターン60が形成され
ているプリント基板58は、下ドラム51に固定されてい
る。これに対して、フランジ61にホルダー62を介して固
着されているサブマグネット64は、プリント基板58上を
回転する。サブマグネット64が回転すると、サブマグネ
ット64の回転に伴って、FGパターン59から起電力が発生
する。この起電力がアンプ67を介して取り出される。こ
のアンプ67からの信号がFG信号とされ、このFG信号を整
形してドラムFGパルスDR FG PLSが得られる。

このようなプリントFG発生器では、FG信号が起電力に
より生じるため、FG信号中に直流成分が生じない。この
ため、直流オフセット補償を行う必要がなく、その分、
ハードウェアを簡単化できる。

また、所定位相の位置に対応して、プリント基板58上
にPGパターン60が形成される。このPGパターン60は、２
重のコイルパターンである。サブマグネット64が回転す
ると、所定位相毎に、PGパターン60から起電力が発生す
る。この起電力がPG信号とされる。このPG信号からドラ
ムPGパルスDR PG PLSが得られる。

プリント基板58上には、非常に高い精度でパターンを
形成することが可能である。したがって、このようにプ
リント基板58上にFGパターン59を形成してFG発生器を構
成した場合、ドラムの回転周波数が非常に高い精度で検
出できる。そして、FGパターン59とPGパターン60とが同
一のプリント基板58上に形成されるので、FGパターン59
とPGパターン60との位相関係を高い精度で管理できる。
このため、FGパルスとPGパルスとの位相補償を行う必要
がない。

b2.ドラムサーボの動作説明 この発明の一実施例では、このようなプリントFG発生
器及びプリントPG発生器を用いて、以下のようにしてド
ラムの回転制御がなされる。

ドラムの回転に伴って、第４図Ａに示すように、ドラ
ムFG信号が得られる。このドラムFG信号が整形され、第
４図Ｂに示すようなドラムFGパルスDR FG PLS得られ
る。このドラムFGパルスDR FG PLSは、第１図における
に入力端子37から分周器26のクロック入力端子に供給さ
れる。FG発生器としてプリントFG発生器を用いているの
で、このドラムFGパルスDR FG PLSは、高い精度でドラ
ムの回転周波数情報を示している。

一方、ドラムの回転位相に伴って、第４図Ｃに示すよ
うなドラムPG信号が得られる。このドラムPG信号を整形
して、第４図Ｄに示すようなドラムPGパルスDR PG PLS
が得られる。このドラムPGパルスDR PG PLSが第１図に
おける分周器26のリセット端子に供給されるとともに、
ドラムPGフラグとしてCPU1に供給される。

FGパターン59及びPGパターン60とは同一の基板上に形
成されているので、ドラムPGパルスDR PG PLSとドラムF
GパルスDR FG PLSとは、位相関係が正しく設定されてい
る。

この発明の一実施例におけるドラムサーボ回路の特徴
は、ドラムの速度ループを形成するための速度計測とド
ラムの位相ループを形成するための位相計測とを１つの
ハードウェアで実現できる点にある。これは、プリント
FG発生器を用いることにより、高い精度でドラムの回転
周波数情報を得ることができることにより可能となる。

すなわち、分周器26で、第４図Ｅに示すように、ドラ
ムFGパルスDR FG PLSが８分周される。ドラムFGパルスD
R PG PLSはドラム１回転で例えば48波出力されるので、
分周器26からは、ドラム１回転で５波、８分周信号が得
られることになる。

ドラムPGパルスDR PG PLSにより、分周器26がリセッ
トされる。これとともに、CPU1で第４図Ｆに示すよう
に、分周器26からの８分周信号がカウント付される。す
なわち、CPU1にドラムPGフラグが供給されると、８分周
信号のカウント付けが「０」に初期設定される。そし
て、後述するように、分周器26からの８分周信号が立ち
下がる毎に、割り込みコントローラ７にドラム割り込み
信号DR INTが供給され、CPU1が割り込み処理に入る。こ
の度に、８分周信号がカウント付けされていく。

すなわち、分周器26の出力がドラム位相計測器13に供
給される。ドラム位相計測器13には、第４図Ｇに示すよ
うに、基準信号発生器８からドラム回転基準信号DR REF
が供給される。ドラム位相計測器13で、基準信号DR REF
の例えば立ち下がりと、分周器26から出力される８分周
信号の立ち下がりとの位相差データが求められる。

分周器26からの８分周信号（第４図Ｅ）の立ち下がり
で、割り込みコントローラ７にドラム割り込み信号DR I
NTが供給される。これにより、CPU1は割り込み処理に入
り、ドラム位相計測器13で計測された基準信号DR REFと
分周器26の出力との位相差データP₀、P₁、P₂…P₅を順次
取り込む。これとともに、第４図Ｆに示すように、分周
器26から出力される８分周信号を「０」〜「５」までカ
ウントし、８分周信号にカウント付けを行っていく。

ドラムFGパルスDR FG PLSのひとつ１つは、正確にド
ラムの回転周波数情報を検出しているので、速度データ
は、連続する位相差データP₀、P₁、P₂…P₅の差分から求
めらる。つまり、前回の位相差データと今回の位相差デ
ータとの差分、すなわち位相差データP₀と位相差データ
P₁との差分（P₁−P₀）、位相差データP₁と位相差データ
P₂との差分（P₂−P₁）、位相差データP₂と位相差データ
P₃との差分（P₃−P₂）、位相差データP₃と位相差データ
P₄との差分（P₄−P₃）、位相差データP₄と位相差データ
P₅との差分（P₅−P₄）により、回転速度得られる。この
回転速度データからドラムの回転制御の速度ループが形
成される。

CPU1は、８分周信号をカウント付けしているので、現
在入力されている８分周信号のドラムPGパルスDR PG PL
Sからの位相を知っている。このため、位相差データP₀
〜P₅のうちの任意のものから、位相データが検出でき
る。この位相データからドラムの回転制御の位相ループ
が形成される。

c.キャプスタンサーボ 次に高速時のキャプスタン速度サーボについて説明す
る。

第１図において、入力端子31及び32に、２相のキャプ
スタンFGパルスCP FG A PLS及びキャプスタンFGパルスC
P FG B PLSが供給される。この２相のキャプスタンFGパ
ルスCP FG A PLSとキャプスタンFGパルスCP FG B PLSと
の位相差がキャプスタン位相計測器15で計測される。

すなわち、キャプスタン位相計測器15で２相のキャプ
スタンFGパルスCP FG A PLSとキャプスタンFGパルスCP
FG B PLSとの位相差が計測される時点で、キャプスタン
位相計測器15から割り込みコントローラ７にキャプスタ
ン割り込み信号CP INTが供給される。このキャプスタン
割り込み信号CP INTがCPU1に供給されると、CPU1が割り
込み処理に入り、キャプスタン位相計測器15で計測され
た２相のキャプスタンFGパルスCP FG A PLSとキャプス
タンFGパルスCP FG B PLSとの位相差データがCPU1に取
り込まれる。この位相差データにより、キャプスタンの
速度ループが形成される。

なお、低速時のキャプスタン速度サーボは、後に詳述
するように、ユニバーサルパルスプロセッサ２を用いて
行われる。

d.CTLトラッキングサーボ 次に、CTLトラッキングサーボについて説明する。

第１図において、入力端子12に、CTLヘッドにより再
生された再生CTL信号PB CTLが供給される。この再生CTL
信号PB CTLがCTL位相計測器16に供給される。一方、CTL
エンコーダ／デコーダ10からCTL位相計測器16に基準CTL
信号REF CTLが供給される。CTL位相計測器16で、再生CT
L信号PB CTLと基準CTL信号REF CTLとの位相差が検出さ
れる。この位相差データがCPU1に供給される。この位相
差データに基づいて、トラッキング制御がなされる。

e.テンションサーボ 次に、テンションサーボについて説明する。

e1.テンションサーボの概要 この発明の一実施例においては、テンションサーボを
電圧ドライブの直流モータで行っている。電流ドライブ
では、トルクドライブとなり、外乱の影響を受け易いか
らである。特にポータブル型のVTRにおいては、振動や
ローリングが絶えず加わり、電流ドライブでは十分な制
御を行えない。電圧ドライブにすることで、速度ドライ
ブとなり、振動やローリングに強くなる。ところが、電
圧ドライブにした場合には、予め所望のトルクをモータ
に与えておくような制御ができないため、検出系の応答
性の向上と検出精度の向上をはかる必要がある。

第５図はこの発明の一実施例におけるテンションサー
ボ機構の説明図である。第５図において、供給リール71
は、供給リールモータ72により駆動される。供給リール
71から引き出された磁気テープ73がローラガイド82で支
持され、例えばセラミック性のポスト74で支持される。
セラミック性のポスト74は、テンション検出用のアーム
75の一端に植立される。

セラミック性のポスト74は、例えば比重が２であり、
従来のテンション検出用のポストに用いられていた例え
ばクロム性のもの（例えば比重が８）に比べて、非常に
軽量である。アーム75は、例えばアルミニウム製であ
る。

アーム75は、回動軸76を中心に回動自在に支持されて
おり、アーム75は、スプリング79により、一方に付勢さ
れている。回動軸76には角度センサー78が取付けられ
る。

テープテンションが強くなると、アーム75が矢印Ａ方
向に回動される。テープテンションが弱くなると、アー
ム75が矢印Ｂ方向に回動される。このアーム75の回動角
度が角度センサー78で検出される。この角度センサー78
の出力からテープテンションが検出される。なお、この
角度センサー78が第１図におけるテンション検出器46と
対応している。

角度センサー78の出力がテンション検出信号としてユ
ニバーサルパルスプロセッサ２のアナログ入力端子A_N3
に供給される。ユニバーサルパルスプロセッサ２には、
後に詳述するように、A/Dコンバータ222部が内蔵されて
いる。角度センサー78の出力がこのA/Dコンバータ部222
でディジタル化され、CPU1に供給される。

CPU1で、角度センサー78の出力から検出されるテンシ
ョンと目標テンションとが比較される。この比較出力に
基づいて、PWM出力回路17から供給リールモータの制御
信号SR CONTが出力される。

なお、後に詳述するように、角度センサー78の出力か
ら検出されるテンションデータは、テンション割り込み
信号TENSION INTにより、所定の周期毎にCPU1に取り込
まれる。そして、比例制御とともに、微分制御、積分制
御を行って、制御信号SR CONTを決定している。

PWM出力回路17からの供給リールモータの制御信号SR
CONTが直流化回路19を介してモータドライバ110に供給
される。モータドライバ110の出力が供給リールモータ7
2に供給される。

モータドライバ110には、その出力を反転入力端子に
帰還するマイナーループ111が設けられ、ローインピー
ダンスとされる。このため、モータドライバ110は、電
圧ドライブ型となる。モータドライバ110により、供給
リールモータ72が電圧ドライブされ、制御信号SR CONT
に応じた速度に供給リールモータ72の回転速度が制御さ
れる。

このように、この発明の一実施例では、供給リールモ
ータ72が電圧ドライブされる。これにより、供給リール
モータ72による速度粘性で回転がホールドされる。この
ため、振動やローリングに強くなる。

ところで、このようにモータを電圧ドライブした場合
には、予め所望のトルクをモータに与えておくような制
御ができないため、検出系の応答性の向上と検出精度の
向上をはかる必要がある。

この発明の一実施例では、セラミック製のポスト74が
用いられるともに、アルミニウム製のアーム75が用いら
れ、テープテンション検出機構の軽量化が図られてい
る。このように、テープテンション検出機構の軽量化を
図ったことにより、検出の応答性が向上されるととも
に、アーム75の他端75Bにカウンタウェイトを設ける必
要がなくなるので、イナーシャによる応答性の遅れや検
出誤差が生じない。

そして、アーム75は、第６図に示すように、VTR80の
パネル面80Aに対して略垂直（側面80Bに対して略平行）
とされている。

つまり、第６図は、この発明が適用されたVTRの平面
図であり、この実施例では、大型のテープカセット81A
と小型のテープカセット81Bとの両者が使用可能とされ
ている。

第６図において、大型のテープカセット81A又は小型
のテープカセット81Bの供給リール71A又は71Bから引き
出されたテープ73は、ローラガイド82、ポスト74、ロー
ラガイド83、ローラガイド84、フィックスドガイド85、
入口側ガイド86で支持され、ドラム87に巻付けられ、出
口側ガイド88、フィックスドガイド89、フィックスドガ
イド90で支持され、キャプスタン91及びピンチローラ92
の間を介され、フィックスドガイド93、ローラガイド9
4、ローラガイド95、ローラガイド96で支持され、巻取
りリール97A又は97Bに送られる。

101はマスターイレーズヘッド、43はテープトップ検
出器、104はCTLヘッド、105はイレーズヘッド、44はテ
ープエンド検出器である。

第６図に示すように、テープテンションを検出するア
ーム75は、パネル面81Aに対して略垂直とされている。
このような方向にアーム75を配設すると、アーム75が重
力の影響を受けにくくなる。

すなわち、このVTR80は、第７図Ａに示すように、そ
のパネル面80Aを地面に対して垂直にして使用される
か、第７図Ｂに示すように、パネル面80Aを上に向けて
使用される。

第７図Ａに示すように、そのパネル面80Aを地面に対
して垂直にしてVTR80を使用している時には、アーム75
の揺動方向と重力の方向Ｇとが直交するので、アーム75
の動きに対して重力が影響を与えることはない。

また、第７図Ｂに示すように、パネル面80Aを上に向
けて使用する場合には、アーム75の方向が重力の方向Ｇ
と略平行になるので、重力による誤差が生じない。

また、第６図に示したように、この一実施例では、ポ
スト74へのテープ73の巻付け角度θが例えば150度とさ
れ、従来のVTRでのポストへのテープの巻付け角度（50
〜90度）に比べて大きくとってある。このため、アーム
75のコンプライアンスを大きくとれる。電圧ドライブの
場合、僅かな速度リップルが大きなテンション変動にな
ることがあるので、コンプライアンスを大きくとる必要
があるからである。

このように、この発明の一実施例では、ポスト74をセ
ラミック製とし、アーム75をアルミニウム製とすること
より軽量化を図り、アーム75の他端75Bにカウンタウェ
イトを設けないようにしている。これにより、テンショ
ン検出系の応答性が速められ、検出誤差を小さくでき
る。そして、アーム75がVTR80のパネル面80Aに対して略
垂直とされている。これにより、検出誤差を小さくでき
る。更に、ポスト74へのテープ73の巻付け角度θを大き
くとることにより、コンプライアンスを大きくとれる。

なお、第６図に示すように、この実施例では、テープ
73のバックコート面がポスト74に当接している。バック
コート面は、磁性面に比べて摩擦を小さくできる。この
ことも、テンション検出精度の向上に寄与している。

e2.テンションサーボ処理の説明 この発明の一実施例におけるテンションサーボ処理に
ついて説明する。

従来のテンションサーボ回路では、第８図Ａに示すよ
うに、検出されたテンションと目標テンションD_REFとを
比較し、この比較出力に応じて、所定のゲインで供給リ
ールモータ72を制御する比例制御だけが行われていた。
ところが、このような比例制御だけでは、テープ73とテ
ンションアーム75或いはテープ73と供給リール71との間
で共振を起こすことがあり、ゲインを高く設定できな
い。

これに対して、この発明の一実施例では、比例制御ば
かりでなく、第８図Ｂに示すように誤差の微分値に基づ
いて供給リールモータ72を制御する微分制御と、第８図
Ｃに示す誤差の積分値に基づいて供給リールモータ72を
制御する積分制御とを行うようにしている。微分制御を
行うことによりダンパーが構成され、検出系の急激な変
動を受けて供給モータ72が回転してしまうことが防止で
きる。

この発明の一実施例におけるテンションサーボ処理に
ついて詳述する。

第１図において、基準信号発生器８からは、第９図に
示すように、所定周期T_S毎にテンション割り込み信号TE
NSION INTが発生される。なお、このテンション割り込
み信号TENSION INTの周波数は、例えば480Hzに設定され
る。このテンション割り込み信号TENSION INTが割り込
みコントローラ７を介してCPU1に供給される。CPU1にテ
ンション割り込み信号TENSION INTが供給されると、CPU
1が割り込み処理に入り、第10図にフローチャートで示
すような処理がなされ、供給リールモータ72に対する駆
動電圧が決定される。

すなわち、CPU1が割り込み処理に入ると、第５図にお
いてユニバーサルパルスプロセッサ２のアナログ入力端
子A_N3からユニバーサルパルスプロセッサ２のA/Dコンバ
ータ部222に供給されてディジタル化されたアーム75の
角度データd_nがCPU1に取り込まれ、この角度データd_nが
D₁とおかれる（ステップSTP1）。

前回の処理で得られた角度データd_n-1がD₀とおかれる
（ステップSTP2）。

ステップSTP1で取り込まれたデータD₁と基準データD
_REFとが比較され、これにより、比例制御誤差データが
求められる。すなわち、データD₁と、基準データD
_REFと、ゲインG_Pとから、比例制御誤差データE_Pが、 E_P＝（D₁−D_REF）×G_P として求められる（ステップSTP3）。

所定周期T_S毎にテンション割り込み信号TENSION INT
が発生され、所定周期T_S毎に角度データが得られるの
で、連続する角度データd_n-1と角度データd_nとの差分か
ら、微分制御誤差データが得られる。すなわち、データ
D₁と、データD₀と、ゲインG_Dとから、微分制御誤差デー
タE_Dが E_D＝（D₁−D₀）×G_D として求められる（ステップSTP4） 加算定数をαとすると、積分制御誤差データは前回の
積分制御誤差データに加算定数αを累積していくことに
より求められる。

すなわち、データD₁が基準データD_REFを越えているか
どうかが判断される（ステップSTP5）。

データD₁が基準データD_REFを越えていれば、前回の積
分制御誤差データE_I0に加算定数αを加算することで、
今回の積分制御誤差データE_Iが求められる（ステップST
P6）。

データD₁が基準データD_REFを越えていなければ、前回
の積分制御誤差データE_I0から加算定数αを減算するこ
とで、今回の積分制御誤差データE_Iが求められる（ステ
ップSTP7）。

ステップSTP3で求められた比例制御誤差データE_Pと、
ステップSTP4で求められた微分制御誤差データE_Dと、ス
テップSTP6又はステップSTP7で求められた積分制御デー
タE_Iが加算され、制御電圧Ｅが Ｅ＝E_P＋E_D＋E_I として求められる。（ステップSTP8）。

求められた制御電圧Ｅで供給リールモータ72が駆動さ
れる（ステップSTP9）。

f.ユニバーサルパルスプロセッサを用いた処理 この発明の一実施例では、ユニバーサルパルスプロセ
ッサ２が配設されている。ユニバーサルパルスプロセッ
サ２により、種々のパルス信号の処理が行え、ハードウ
ェアが簡単化される。

すなわち、低速時のCTL位相制御を行うためには、基
準カラーフレームパルスINPUT CFと再生CTLカラーフレ
ームパルスPB CFとの位相差を検出する必要がある。こ
のためには、基準カラーフレームパルスINPUT CFと再生
CTLカラーフレームパルスPB CFとの位相差をカウントす
るカウンタが必要である。

時、分、秒、フレーム数の表示を行わせるためには、
再生CTLフレームパルスPB CTL FRAMEのアップ／ダウン
カウンタが必要である。

ヘッドの切り換えタイミングを決定するためには、ド
ラムFGパルスDR FG PLSをカウントするカウンタが必要
である。

巻取りリールの回転速度を検出するためには、２相の
巻取りリールFGパルスTR FG A PLSと巻取りリールFGパ
ルスTR FG B PLSとの位相差を検出するカウンタが必要
である。

供給リールの回転速度を検出するためには、２相の供
給リールFGパルスSR FG A PLSと供給リールFGパルスSR
FG B PLSとの位相差を検出するカウンタが必要である。

低速時にキャプスタンの速度サーボを行うためには、
２相のキャプスタンFGパルスCAP FG A PLSとキャプスタ
ンFGパルスCAP FG B PLSとの位相差を検出するカウンタ
が必要である。

これらのカウンタをハードウェア上に展開すると、ハ
ードウェア規模が非常に大きくなる。パルスプロセッサ
２を用いることにより、上述のような処理を行う際に複
数のカウンタが必要なくなり、ハードウェアの小型化が
図れる。

f1.ユニバーサルパルスプロセッサの概要 ユニバーサルパルスプロセッサ２は、パルスの入出力
を制御する汎用プロセッサである。これは、CPU1側から
は、単なるメモリに見える。したがって、このようなデ
バイスは、インテリジェンスメモリと呼べる。

第11図は、ユニバーサルパルスプロセッサ２の内部構
成を示すものである。

このユニバーサルパルスプロセッサ２は、ユニバーサ
ルパルスプロセッサコア（UPC）部221と、A/Dコンバー
タ部222と、ウォッチドックタイマ（WDT）部223とから
構成される。また、汎用のRAM215及びクロック発生器21
2が設けられている。外部に導出される端子U₀〜U₇及びU
₈〜U₁₅からのパルス信号は、ポート225及び226を介して
入出力される。アナログ入力端子A_N0〜A_N9からのアナロ
グ信号は、ポート224を介して入力される。ユニバーサ
ルパルスプロセッサ２とCPU1とは、インターフェースコ
ントローラ213を介してデータがやりとりされる。

ユニバーサルパルスプロセッサコア（UPC）部221は、
16ビットのALU232を内蔵したプログラマブルなパルス入
出力モジュールで、カウンタ、シフタ、コンペアレジス
タ又はキャッチャレジスタとなる16ビット×24本の汎用
レジスタ233と、16本のパルス入出力端子を持ち、応用
機器に適合した効率的なパルス制御システムが実現可能
である。また、15種類のコマンドを組合せることによ
り、複雑なパルス制御を自動的に行わせることができる
ため、CPUの負担を大幅に軽減できる。

f2.ユニバーサルパルスプロセッサコア部 第12図は、ユニバーサルパルスプロセッサコア（UP
C）部221の構成を示すものである。

ユニバーサルパルスプロセッサコア（UPC）部221は、
ファンクションテーブル（FT）231と、ALU232と、16ビ
ットの24本のUPPデータレジスタ（UDR）233とからな
る。ファンクションテーブル（FT）231には、最大16の
ファンクションがプログラム可能である。パルスI/O234
は、UPPI/Oレジスタ237と、エッジディテクタ238と、ス
テータスディテクタ239とから構成される。

240は割り込みコントローラである。割り込みコント
ローラ240には、インターラプトステータスレジスタ243
が設けられる。

ファンクションテーブル（FT）231に記憶されたファ
ンクションが順番に読み出され、UPPコントロール部241
でファンクションコマンドが解読される。このファンク
ションがALU232、UPPデータレジスタ（UDR）233及びパ
ルスI/O234を制御して、エグゼキューションユニット24
2で実行される。

ファンクションテーブル（FT）231へのファンクショ
ンの設定は、事前にデータバス経由で行われる。実行
は、１ステップづつ順番に行われるため、パルス入出力
の分解能はファンクション設定数に依存する。例えば、
16M Hz水晶振動子を接続した4M Hz動作時に、16ファン
クションを設定した場合の分解能は５μｓとなる。UPP
データレジスタ（UDR）233は、動作中もリード／ライト
可能である。

f3.A/Dコンバータ部 第11図において、A/Dコンバータ部222は、10ビットの
逐次比較型A/Dコンバータである。入力チャンネル数は1
0で、最大４チャンネルまでスキャン選択が行なえる。

f4.ウォッチドックタイマ部 第11図において、ウォッチドックタイマ部223は、10
ビットのプリスケーラと８ビットのカウンタと、ウォッ
チドックタイマレジスタとから構成される。プリスケー
ラは、2MHzの内部クロックをカウントし、キャリーを８
ビットカウンタに出力する。プリスケーラの分周比は、
設定値により0.128〜13m sまでの７段階が設定できる。
通常はカウンタがオーバーフローしないよう、データバ
ス経由で定期的にカウンタがリセットされる。万一カウ
ンタがオーバーフローすると、オーバーフロー信号▲
▼がウォッチドックタイマーのオーバーフロー出
力端子から出力される。これにより、システムのオーバ
ーフローが監視できる。

f5.コマンドの説明 このユニバーサルパルスプロセッサ２では、15種類の
専用コマンドが設定できる。これらのコマンドについて
説明する。

コマンドFRS、INS、UDS、GTSは、カウンタ／タイマと
パルス入力機能のコマンドである。

FRS:フリーランカウントし、指定された信号の立ち上
がり又は立ち下がりでキャプチャーする。

INS:カウンタは、指定された信号の立ち上がり又は立
ち下がりでキャプチャーと同時にリセットされる（パル
スの周期測定）。

UDS:カウンタは、カウント方向指定信号によりアップ
カウント及びダウンカウントし、指定された信号の立ち
上がり又は立ち下がりでキャプチャーされる。

GTS:カウンタのクロックは、指定された信号でゲート
され、カウンタはゲート信号の立ち上がりエッジまたは
立ち下がりエッジでキャプチャーされる。

コマンドFRC、INC、PWC、OSCは、カウンタ／タイマと
パルス出力機能のコマンドである。

FRC:フリーランカウントし、コンペアレジスタとの比
較結果を出力する。

INC:カウンタがコンペアレジスタと一致すると、パル
スを出力し、カウンタはリセットされる（周期パルス出
力）。

PWC:カウントしながら、コンペアレジスタとの比較結
果を出力する。カウンタは指定された信号の指定された
エッジでリセットされる。

OSC:指定された信号の指定されたエッジでカウンタが
起動し、コンペアレジスタと一致するまでワンショット
のパルスを出力する。

コマンドFFC、TPC、GTC、CTOは、特殊カウンタ／タイ
マ機能のコマンドである。

FFC:デューティ50％のパルスを出力する。

TPC:2相のパルス信号の位相関係によりアップカウン
ト及びダウンカウントする。

GTC:カウンタのクロックは、指定された信号でゲート
され、コンペアレジスタとの比較結果を出力する。カウ
ンタはゲート信号の指定されたエッジでリセットされる
（パルス幅の大小比較）。

CTO:トリガー信号とイネーブル信号の論理積でカウン
タを起動し、コンペアレジスタと一致するまでワンショ
ットのパルスを出力する。

コマンドSIT、SOT、SPOは、シフタとパルス入出力機
能のコマンドである。

SIT:入力信号をシフト入力し、指定された信号の指定
されたエッジでラッチされる。

SOT:リロードされたデータを、シフトまたはローテー
トしながら出力する。

SPO:リロードされたデータを、シフトまたはローテー
トしながらパラレル出力する。

f6.ユニバーサルパルスプロセッサを用いた処理の説明 第１図に示したように、ユニバーサルパルスプロセッ
サ２のパルス入力端子U₂にはCTLエンコーダ／デコーダ1
0からの基準カラーフレームパルスINPUT CFが供給され
る。

ユニバーサルパルスプロセッサ２のパルス入力端子U₄
にはCTLエンコーダ／デコーダ10からの再生CTLカラーフ
レームパルスPB CFが供給される。

ユニバーサルパルスプロセッサ２のパルス入力端子U₆
にはCTLエンコーダ／デコーダ10からの再生CTLフレーム
パルスPB CTL FRAMEが供給される。

ユニバーサルパルスプロセッサ２のパルス入力端子U₈
には入力端子31からキャプスタンFGパルスCP FG A PLS
が供給される。

ユニバーサルパルスプロセッサ２のパルス入力端子U₉
には入力端子32からキャプスタンFGパルスCP FG B PLS
が供給される。

ユニバーサルパルスプロセッサ２のパルス入力端子U
₁₀には入力端子33から巻取りリールFGパルスTR FG A PL
Sが供給される。

ユニバーサルパルスプロセッサ２のパルス入力端子U
₁₁には入力端子34から巻取りリールFGパルスTR FG B PL
Sが供給される。

ユニバーサルパルスプロセッサ２のパルス入力端子U
₁₂には入力端子35から供給リールFGパルスSR FG A PLS
が供給される。

ユニバーサルパルスプロセッサ２のパルス入力端子U
₁₃には入力端子36から供給リールFGパルスSR FG B PLS
が供給される。

ユニバーサルパルスプロセッサ２のパルス入力端子U
₁₄には入力端子37からドラムFGパルスDR FG PLSが供給
される。

ユニバーサルパルスプロセッサ２のパルス入力端子U
₁₅には入力端子12から再生CTL信号PB CTLが供給され
る。

この発明の一実施例では、ファンクションテーブル
（FT）231に、以下のようなファンクション（FNR1〜FNR
12）が設定される。

・FNR1 コマンドFRSを用いて、データレジスタUDR1をカウン
ト動作させ、巻取りリールFGパルスTR FG A PLSの両エ
ッジでキャプチャーし、データレジスタUDR1の値をデー
タレジスタUDR4に取り込む。

このステップは、巻取りリールの方向を検出するため
に、レジスタをセットするためのステップである。

・FNR2 コマンドTPCを用いて、２相のキャプスタンFGパルスC
AP FG A PLSとキャプスタンFGパルスCAP FG B PLSとの
位相関係により、データレジスタUDR0をアップカウント
又はダウンカウントさせる。

このステップにより、２相のキャプスタンFGパルスCA
P FG A PLSとキャプスタンFGパルスCAP FG B PLSとの位
相差が検出される。これは、低速時のキャプスタンの速
度ループを形成するのに用いられる。

・FNR3 コマンドTPCを用いて、２相の巻取りリールFGパルスT
R FG A PLSと巻取りリールFGパルスTR FG B PLSとの位
相関係により、データレジスタUDR1をアップカウント又
はダウンカウントさせる。

このステップにより、２相の巻取りリールFGパルスTR
FG A PLSと巻取りリールFGパルスTR FG B PLSとの位相
差が検出される。これは、巻取りリールの速度を検出す
るのに用いられる。

・FNR4 コマンドTPCを用いて、２相の供給リールFGパルスSR
FG A PLSと供給リールFGパルスSR FG B PLSとの位相関
係により、データレジスタUDR2をアップカウント又はダ
ウンカウントさせる。

このステップにより、２相の供給リールFGパルスSR F
G A PLSと供給リールFGパルスSR FG B PLSとの位相差が
検出される。これは、供給リールの速度を検出するのに
用いられる。

・FNR5 コマンドFRCを用いて、データレジスタUDR1をコンペ
アレジスタとし、データレジスタUDR4の値とデータレジ
スタUDR1とを比較し、その比較結果を出力する。

FNR1で、データレジスタUDR1はフリーランカウンタ動
作され、データレジスタUDR4には巻取りリールFGパルス
TR FG A PLSの両エッジでキャプチャーされたデータレ
ジスタUDR1の値が取り込まれているので、データレジス
タUDR4の値とデータレジスタUDR1との比較結果を出力す
ることにより、巻取りリールの回転方向が検出できる。

・FNR6 コマンドFRSを用いて、データレジスタUDR6をカウン
ト動作させ、キャプスタンFGパルスCA FG A PLSの立ち
下がりエッジでキャプチャーし、データレジスタUDR6の
値をデータレジスタUDR7に取り込む。

このステップにより、キャプスタンの回転周期が検出
される。

・FNR7 コマンドFRSを用いて、ドラムFGパルスDR FG PLSをデ
ータレジスタUDR9でカウントさせる。

このステップにより、ドラムFGパルスDR FG PLSがカ
ウントされ、このカウント値からヘッドの切り換えタイ
ミングが求められる。

・FNR8 コマンドINSを用いて、データレジスタUDR8をカウン
ト動作させ、再生CTLカラーフレームパルスPB CFの立ち
上がりエッジでリセットする。

このステップにより、再生CTLカラーフレームパルスP
B CFの立ち上がりエッジでリセットされる傾斜波が形成
される。

・FNR9 コマンドFRSを用いて、データレジスタUDR8の値を基
準カラーフレームパルスINPUT CFの立ち上がりエッジで
キャプチャーし、データレジスタUDR8の値をデータレジ
スタUDR11に取り込む。

これにより、FNR8のステップで形成された傾斜波が基
準カラーフレームパルスINPUT CFの立ち上がりでキャプ
チャーされ、基準カラーフレームパルスINPUT CFの立ち
上がりエッジと再生CTLカラーフレームパルスPB CFの立
ち上がりエッジとの位相差が検出される。

・FNR10 コマンドINSを用いて、データレジスタUDR12をカウン
ト動作させ、再生CTLカラーフレームパルスPB CFの立ち
下がりエッジでリセットする。

このステップにより、再生CTLカラーフレームパルスP
B CFの立ち下がりエッジでリセットされる傾斜波が形成
される。

・FNR11 コマンドFRSを用いて、データレジスタUDR12の値を基
準カラーフレームパルスINPUT CFの立ち下がりエッジで
キャプチャーし、データレジスタUDR12の値をデータレ
ジスタUDR11に取り込む。

これにより、FNR10のステップで形成された傾斜波が
基準カラーフレームパルスINPUT CFの立ち下がりでキャ
プチャーされ、基準カラーフレームパルスINPUT CFの立
ち下がりエッジと再生CTLカラーフレームパルスPB CF立
ち下がりエッジとの位相差が検出される。

FNR9及びFNR11で求められた位相差を用いて、CTL位相
ロックループが形成される。

・FNR12 コマンドUDSを用いて、データレジスタUDR10で、再生
CTLフレームパルスPB CFを、端子U₀から得られる供給リ
ールの方向に応じて、アップカウント及びダウンカウン
トする。

このカウント値を用いて、時、分、秒、フレーム番号
のテープカウント表示がなされる。

このように、ユニバーサルパルスプロセッサ２によ
り、基準カラーフレームパルスINPUT CFと再生CTLカラ
ーフレームパルスPB CTL FRAMEとの位相差の検出（FNR8
〜FNR11）、再生CTLフレームパルスPB CTL FRAMEのアッ
プ／ダウンカウント（FNR12）、ドラムFGパルスDR FG P
LSのカウント（FNR7）、２相の巻取りリールFGパルスTR
FG A PLSと巻取りリールFGパルスTR FG B PLSとの位相
差の検出（FNR3）、供給リールの方向検出（FNR1、FNR
5）、２相の供給リールFGパルスSR FG A PLSと供給リー
ルFGパルスSR FG B PLSとの位相差の検出（FNR4）、２
相のキャプスタンFGパルスCAP FG A PLSとキャプスタン
FGパルスCAP FG B PLSとの位相差検出（FNR2）、キャプ
スタンの回転周期（FNR6）が行われる。

〔発明の効果〕

この発明によれば、取り込まれたアーム75の角度デー
タと基準データとが比較され、これにより、比例制御誤
差データが求められる。連続する角度データの差分か
ら、微分制御誤差データが求められる。前回の積分制御
誤差データに加算定数を累積していくことにより積分制
御誤差データは求められる。

この発明では、所定周期毎にアーム75の角度データを
CPU1に取り込んでいるので、このように、連続する角度
データの差分から微分制御誤差データを得ることがで
き、特別なハードウェアを付加する必要がない。

【図面の簡単な説明】

第１図はこの発明が適用されたサーボシステムの全体構
成を示すブロック図，第２図Ａ及び第２図Ｂはこの発明
の一実施例におけるドラムの構成を示す断面図，第３図
はプリントFGの説明に用いる接続図，第４図はドラムサ
ーボの説明に用いるタイミング図，第５図はテンション
サーボの説明に用いる斜視図，第６図はテンションサー
ボの説明に用いる平面図，第７図Ａ及び第７図Ｂはテン
ションサーボの説明に用いる斜視図，第８図はテンショ
ンサーボの説明に用いるグラフ，第９図はテンションサ
ーボの説明に用いるタイミング図，第10図はテンション
サーボの説明に用いるフローチャート，第11図及び第12
図はユニバーサルパルスプロセッサの説明に用いるブロ
ック図である。 図面における主要な符号の説明 1:CPU,8:基準信号発生器,73:テープ,75:アーム,78:角度
センサー。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】所定周期毎に割り込み処理によりテンショ
   ン検出データを取込む手段と、 目標データと上記検出データとの差分から比例制御誤差
   データを求める手段と、 前回の検出データと今回の検出データとの差分から微分
   制御誤差データを求める手段と、 前回の検出データと今回の検出データとの差分から求め
   られる誤差データを累積して積分制御誤差データを求め
   る手段とを有し、 上記比例制御誤差データ、上記微分制御誤差データ、及
   び上記積分制御誤差データを用いてテンション制御を行
   なうようにしたテンションサーボ回路。